git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27 #define USB_STLINK_NUCLEO_PID   0x374b
  28
  29     // STLINK_DEBUG_RESETSYS, etc:
  30 #define STLINK_OK                       0x80
  31 #define STLINK_FALSE                    0x81
  32 #define STLINK_CORE_RUNNING             0x80
  33 #define STLINK_CORE_HALTED              0x81
  34 #define STLINK_CORE_STAT_UNKNOWN        -1
  35
  36 #define STLINK_GET_VERSION              0xf1
  37 #define STLINK_GET_CURRENT_MODE 0xf5
  38 #define STLINK_GET_TARGET_VOLTAGE       0xF7
  39
  40 #define STLINK_DEBUG_COMMAND            0xF2
  41 #define STLINK_DFU_COMMAND              0xF3
  42 #define STLINK_DFU_EXIT         0x07
  43     // enter dfu could be 0x08?
  44
  45     // STLINK_GET_CURRENT_MODE
  46 #define STLINK_DEV_DFU_MODE             0x00
  47 #define STLINK_DEV_MASS_MODE            0x01
  48 #define STLINK_DEV_DEBUG_MODE           0x02
  49 #define STLINK_DEV_UNKNOWN_MODE -1
  50
  51     // jtag mode cmds
  52 #define STLINK_DEBUG_ENTER              0x20
  53 #define STLINK_DEBUG_EXIT               0x21
  54 #define STLINK_DEBUG_READCOREID 0x22
  55 #define STLINK_DEBUG_GETSTATUS          0x01
  56 #define STLINK_DEBUG_FORCEDEBUG 0x02
  57 #define STLINK_DEBUG_RESETSYS           0x03
  58 #define STLINK_DEBUG_READALLREGS        0x04
  59 #define STLINK_DEBUG_READREG            0x05
  60 #define STLINK_DEBUG_WRITEREG           0x06
  61 #define STLINK_DEBUG_READMEM_32BIT      0x07
  62 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  63 #define STLINK_DEBUG_RUNCORE            0x09
  64 #define STLINK_DEBUG_STEPCORE           0x0a
  65 #define STLINK_DEBUG_SETFP              0x0b
  66 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  67 #define STLINK_DEBUG_CLEARFP            0x0e
  68 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  69 #define STLINK_DEBUG_ENTER_SWD          0xa3
  70 #define STLINK_DEBUG_ENTER_JTAG 0x00
  71
  72     // TODO - possible poor names...
  73 #define STLINK_SWD_ENTER 0x30
  74 #define STLINK_SWD_READCOREID 0x32  // TBD
  75 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  76 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  77 #define STLINK_JTAG_DRIVE_NRST 0x3c
  78 #define STLINK_JTAG_DRIVE_NRST 0x3c
  79
  80     // cortex m3 technical reference manual
  81 #define CM3_REG_CPUID 0xE000ED00
  82 #define CM3_REG_FP_CTRL 0xE0002000
  83 #define CM3_REG_FP_COMP0 0xE0002008
  84
  85     /* cortex core ids */
  86     // TODO clean this up...
  87 #define STM32VL_CORE_ID 0x1ba01477
  88 #define STM32L_CORE_ID 0x2ba01477
  89 #define STM32F3_CORE_ID 0x2ba01477
  90 #define STM32F4_CORE_ID 0x2ba01477
  91 #define STM32F0_CORE_ID 0xbb11477
  92 #define CORE_M3_R1 0x1BA00477
  93 #define CORE_M3_R2 0x4BA00477
  94 #define CORE_M4_R0 0x2BA01477
  95
  96     /*
  97      * Chip IDs are explained in the appropriate programming manual for the
  98      * DBGMCU_IDCODE register (0xE0042000)
  99      */
 100     // stm32 chipids, only lower 12 bits..
 101 #define STM32_CHIPID_F1_MEDIUM      0x410
 102 #define STM32_CHIPID_F2             0x411
 103 #define STM32_CHIPID_F1_LOW         0x412
 104 #define STM32_CHIPID_F4             0x413
 105 #define STM32_CHIPID_F1_HIGH        0x414
 106
 107 #define STM32_CHIPID_L1_MEDIUM      0x416
 108 #define STM32_CHIPID_L0             0x417
 109 #define STM32_CHIPID_F1_CONN        0x418
 110 #define STM32_CHIPID_F4_HD          0x419
 111 #define STM32_CHIPID_F1_VL_MEDIUM_LOW 0x420
 112
 113 #define STM32_CHIPID_F3             0x422
 114 #define STM32_CHIPID_F4_LP          0x423
 115
 116 #define STM32_CHIPID_F411RE         0x431
 117
 118 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x427
 119 #define STM32_CHIPID_F1_VL_HIGH     0x428
 120
 121 #define STM32_CHIPID_F1_XL          0x430
 122
 123 #define STM32_CHIPID_F37x           0x432
 124 #define STM32_CHIPID_F4_DE          0x433
 125
 126 #define STM32_CHIPID_L1_HIGH        0x436
 127 #define STM32_CHIPID_L152_RE        0x437
 128 #define STM32_CHIPID_F334           0x438
 129
 130 #define STM32_CHIPID_F3_SMALL       0x439
 131 #define STM32_CHIPID_F0             0x440
 132 #define STM32_CHIPID_F09X           0x442
 133 #define STM32_CHIPID_F0_SMALL       0x444
 134
 135 #define STM32_CHIPID_F04            0x445
 136
 137 #define STM32_CHIPID_F303_HIGH      0x446
 138
 139 #define STM32_CHIPID_F0_CAN         0x448
 140
 141     /*
 142      * 0x436 is actually assigned to some L1 chips that are called "Medium-Plus"
 143      * and some that are called "High".  0x427 is assigned to the other "Medium-
 144      * plus" chips.  To make it a bit simpler we just call 427 MEDIUM_PLUS and
 145      * 0x436 HIGH.
 146      */
 147
 148     // Constant STM32 memory map figures
 149 #define STM32_FLASH_BASE 0x08000000
 150 #define STM32_SRAM_BASE 0x20000000
 151
 152     /* Cortex™-M3 Technical Reference Manual */
 153     /* Debug Halting Control and Status Register */
 154 #define DHCSR 0xe000edf0
 155 #define DCRSR 0xe000edf4
 156 #define DCRDR 0xe000edf8
 157 #define DBGKEY 0xa05f0000
 158
 159     /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 160 #define C_BUF_LEN 32
 161
 162     typedef struct chip_params_ {
 163         uint32_t chip_id;
 164         char* description;
 165         uint32_t flash_size_reg;
 166         uint32_t flash_pagesize;
 167         uint32_t sram_size;
 168         uint32_t bootrom_base, bootrom_size;
 169     } chip_params_t;
 170
 171
 172     // These maps are from a combination of the Programming Manuals, and
 173     // also the Reference manuals.  (flash size reg is normally in ref man)
 174     static const chip_params_t devices[] = {
 175         { // table 2, PM0063
 176             .chip_id = STM32_CHIPID_F1_MEDIUM,
 177             .description = "F1 Medium-density device",
 178             .flash_size_reg = 0x1ffff7e0,
 179             .flash_pagesize = 0x400,
 180             .sram_size = 0x5000,
 181             .bootrom_base = 0x1ffff000,
 182             .bootrom_size = 0x800
 183         },
 184         {  // table 1, PM0059
 185             .chip_id = STM32_CHIPID_F2,
 186             .description = "F2 device",
 187             .flash_size_reg = 0x1fff7a22, /* As in RM0033 Rev 5*/
 188             .flash_pagesize = 0x20000,
 189             .sram_size = 0x20000,
 190             .bootrom_base = 0x1fff0000,
 191             .bootrom_size = 0x7800
 192         },
 193         { // PM0063
 194             .chip_id = STM32_CHIPID_F1_LOW,
 195             .description = "F1 Low-density device",
 196             .flash_size_reg = 0x1ffff7e0,
 197             .flash_pagesize = 0x400,
 198             .sram_size = 0x2800,
 199             .bootrom_base = 0x1ffff000,
 200             .bootrom_size = 0x800
 201         },
 202         {
 203             .chip_id = STM32_CHIPID_F4,
 204             .description = "F4 device",
 205             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 206             .flash_pagesize = 0x4000,
 207             .sram_size = 0x30000,
 208             .bootrom_base = 0x1fff0000,
 209             .bootrom_size = 0x7800
 210         },
 211         {
 212             .chip_id = STM32_CHIPID_F4_HD,
 213             .description = "F42x and F43x device",
 214             .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 215             .flash_pagesize = 0x4000,
 216             .sram_size = 0x40000,
 217             .bootrom_base = 0x1fff0000,
 218             .bootrom_size = 0x7800
 219         },
 220         {
 221             .chip_id = STM32_CHIPID_F4_LP,
 222             .description = "F4 device (low power)",
 223             .flash_size_reg = 0x1FFF7A22,
 224             .flash_pagesize = 0x4000,
 225             .sram_size = 0x10000,
 226             .bootrom_base = 0x1fff0000,
 227             .bootrom_size = 0x7800
 228         },
 229         {
 230             .chip_id = STM32_CHIPID_F411RE,
 231             .description = "F4 device (low power) - stm32f411re",
 232             .flash_size_reg = 0x1FFF7A22,
 233             .flash_pagesize = 0x4000,
 234             .sram_size = 0x20000,
 235             .bootrom_base = 0x1fff0000,
 236             .bootrom_size = 0x7800
 237         },
 238         {
 239             .chip_id = STM32_CHIPID_F4_DE,
 240             .description = "F4 device (Dynamic Efficency)",
 241             .flash_size_reg = 0x1FFF7A22,
 242             .flash_pagesize = 0x4000,
 243             .sram_size = 0x18000,
 244             .bootrom_base = 0x1fff0000,
 245             .bootrom_size = 0x7800
 246         },
 247         {
 248             .chip_id = STM32_CHIPID_F1_HIGH,
 249             .description = "F1 High-density device",
 250             .flash_size_reg = 0x1ffff7e0,
 251             .flash_pagesize = 0x800,
 252             .sram_size = 0x10000,
 253             .bootrom_base = 0x1ffff000,
 254             .bootrom_size = 0x800
 255         },
 256         {
 257             // This ignores the EEPROM! (and uses the page erase size,
 258             // not the sector write protection...)
 259             .chip_id = STM32_CHIPID_L1_MEDIUM,
 260             .description = "L1 Med-density device",
 261             .flash_size_reg = 0x1ff8004c,
 262             .flash_pagesize = 0x100,
 263             .sram_size = 0x4000,
 264             .bootrom_base = 0x1ff00000,
 265             .bootrom_size = 0x1000
 266         },
 267         {
 268             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 269             .description = "L1 Medium-Plus-density device",
 270             .flash_size_reg = 0x1ff800cc,
 271             .flash_pagesize = 0x100,
 272             .sram_size = 0x8000,/*Not completely clear if there are some with 48K*/
 273             .bootrom_base = 0x1ff00000,
 274             .bootrom_size = 0x1000
 275         },
 276         {
 277             .chip_id = STM32_CHIPID_L1_HIGH,
 278             .description = "L1 High-density device",
 279             .flash_size_reg = 0x1ff800cc,
 280             .flash_pagesize = 0x100,
 281             .sram_size = 0xC000, /*Not completely clear if there are some with 32K*/
 282             .bootrom_base = 0x1ff00000,
 283             .bootrom_size = 0x1000
 284         },
 285         {
 286             .chip_id = STM32_CHIPID_L152_RE,
 287             .description = "L152RE",
 288             .flash_size_reg = 0x1ff800cc,
 289             .flash_pagesize = 0x100,
 290             .sram_size = 0x14000, /*Not completely clear if there are some with 32K*/
 291             .bootrom_base = 0x1ff00000,
 292             .bootrom_size = 0x1000
 293         },
 294         {
 295             .chip_id = STM32_CHIPID_F1_CONN,
 296             .description = "F1 Connectivity line device",
 297             .flash_size_reg = 0x1ffff7e0,
 298             .flash_pagesize = 0x800,
 299             .sram_size = 0x10000,
 300             .bootrom_base = 0x1fffb000,
 301             .bootrom_size = 0x4800
 302         },
 303         {//Low and Medium density VL have same chipid. RM0041 25.6.1
 304             .chip_id = STM32_CHIPID_F1_VL_MEDIUM_LOW,
 305             .description = "F1 Medium/Low-density Value Line device",
 306             .flash_size_reg = 0x1ffff7e0,
 307             .flash_pagesize = 0x400,
 308             .sram_size = 0x2000,//0x1000 for low density devices
 309             .bootrom_base = 0x1ffff000,
 310             .bootrom_size = 0x800
 311         },
 312         {
 313             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 314             // Support based on DM00043574.pdf (RM0316) document.
 315             .chip_id = STM32_CHIPID_F3,
 316             .description = "F3 device",
 317             .flash_size_reg = 0x1ffff7cc,
 318             .flash_pagesize = 0x800,
 319             .sram_size = 0xa000,
 320             .bootrom_base = 0x1ffff000,
 321             .bootrom_size = 0x800
 322         },
 323         {
 324             // This is STK32F373VCT6 device from STM32 F373 eval board
 325             // Support based on 303 above (37x and 30x have same memory map)
 326             .chip_id = STM32_CHIPID_F37x,
 327             .description = "F3 device",
 328             .flash_size_reg = 0x1ffff7cc,
 329             .flash_pagesize = 0x800,
 330             .sram_size = 0xa000,
 331             .bootrom_base = 0x1ffff000,
 332             .bootrom_size = 0x800
 333         },
 334         {
 335             .chip_id = STM32_CHIPID_F1_VL_HIGH,
 336             .description = "F1 High-density value line device",
 337             .flash_size_reg = 0x1ffff7e0,
 338             .flash_pagesize = 0x800,
 339             .sram_size = 0x8000,
 340             .bootrom_base = 0x1ffff000,
 341             .bootrom_size = 0x800
 342         },
 343         {
 344             .chip_id = STM32_CHIPID_F1_XL,
 345             .description = "F1 XL-density device",
 346             .flash_size_reg = 0x1ffff7e0,
 347             .flash_pagesize = 0x800,
 348             .sram_size = 0x18000,
 349             .bootrom_base = 0x1fffe000,
 350             .bootrom_size = 0x1800
 351         },
 352         {
 353             //Use this as an example for mapping future chips:
 354             //RM0091 document was used to find these paramaters
 355             .chip_id = STM32_CHIPID_F0_CAN,
 356             .description = "F07x device",
 357             .flash_size_reg = 0x1ffff7cc,      // "Flash size data register" (pg735)
 358             .flash_pagesize = 0x800,           // Page sizes listed in Table 4
 359             .sram_size = 0x4000,               // "SRAM" byte size in hex from Table 2
 360             .bootrom_base = 0x1fffC800,                // "System memory" starting address from Table 2
 361             .bootrom_size = 0x3000             // "System memory" byte size in hex from Table 2
 362         },
 363         {
 364             //Use this as an example for mapping future chips:
 365             //RM0091 document was used to find these paramaters
 366             .chip_id = STM32_CHIPID_F0,
 367             .description = "F0 device",
 368             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 369             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 370             .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 371             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 372             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 373         },
 374         {
 375             .chip_id = STM32_CHIPID_F09X,
 376             .description = "F09X device",
 377             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 378             .flash_pagesize = 0x800,            // Page sizes listed in Table 4 (pg 56)
 379             .sram_size = 0x8000,                // "SRAM" byte size in hex from Table 2 (pg 50)
 380             .bootrom_base = 0x1fffd800,         // "System memory" starting address from Table 2
 381             .bootrom_size = 0x2000              // "System memory" byte size in hex from Table 2
 382         },
 383         {
 384             //Use this as an example for mapping future chips:
 385             //RM0091 document was used to find these paramaters
 386             .chip_id = STM32_CHIPID_F04,
 387             .description = "F04x device",
 388             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 389             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 390             .sram_size = 0x1800,                // "SRAM" byte size in hex from Table 2
 391             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 392             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 393         },
 394         {
 395             //Use this as an example for mapping future chips:
 396             //RM0091 document was used to find these paramaters
 397             .chip_id = STM32_CHIPID_F0_SMALL,
 398             .description = "F0 small device",
 399             .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 400             .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 401             .sram_size = 0x1000,                // "SRAM" byte size in hex from Table 2
 402             .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 403             .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 404         },
 405         {
 406             // STM32F30x
 407             .chip_id = STM32_CHIPID_F3_SMALL,
 408             .description = "F3 small device",
 409             .flash_size_reg = 0x1ffff7cc,
 410             .flash_pagesize = 0x800,
 411             .sram_size = 0xa000,
 412             .bootrom_base = 0x1fffd800,
 413             .bootrom_size = 0x2000
 414         },
 415         {
 416             // STM32L0x
 417             // RM0367,RM0377 documents was used to find these parameters
 418             .chip_id = STM32_CHIPID_L0,
 419             .description = "L0x3 device",
 420             .flash_size_reg = 0x1ff8007c,
 421             .flash_pagesize = 0x80,
 422             .sram_size = 0x2000,
 423             .bootrom_base = 0x1ff0000,
 424             .bootrom_size = 0x1000
 425         },
 426         {
 427             // STM32F334
 428             // RM0364 document was used to find these parameters
 429             .chip_id = STM32_CHIPID_F334,
 430             .description = "F334 device",
 431             .flash_size_reg = 0x1ffff7cc,
 432             .flash_pagesize = 0x800,
 433             .sram_size = 0x3000,
 434             .bootrom_base = 0x1fffd800,
 435             .bootrom_size = 0x2000
 436         },
 437         {
 438             // This is STK32F303RET6 device from STM32 F3 Nucelo board.
 439             // Support based on DM00043574.pdf (RM0316) document rev 5.
 440             .chip_id = STM32_CHIPID_F303_HIGH,
 441             .description = "F303 high density device",
 442             .flash_size_reg = 0x1ffff7cc,    // 34.2.1 Flash size data register
 443             .flash_pagesize = 0x800,         // 4.2.1 Flash memory organization
 444             .sram_size = 0x10000,            // 3.3 Embedded SRAM
 445             .bootrom_base = 0x1fffd800,      // 3.3.2 / Table 4 System Memory
 446             .bootrom_size = 0x2000
 447         },
 448
 449  };
 450
 451
 452     typedef struct {
 453         uint32_t r[16];
 454         uint32_t s[32];
 455         uint32_t xpsr;
 456         uint32_t main_sp;
 457         uint32_t process_sp;
 458         uint32_t rw;
 459         uint32_t rw2;
 460         uint8_t control;
 461         uint8_t faultmask;
 462         uint8_t basepri;
 463         uint8_t primask;
 464         uint32_t fpscr;
 465     } reg;
 466
 467     typedef uint32_t stm32_addr_t;
 468
 469     typedef struct _cortex_m3_cpuid_ {
 470         uint16_t implementer_id;
 471         uint16_t variant;
 472         uint16_t part;
 473         uint8_t revision;
 474     } cortex_m3_cpuid_t;
 475
 476     typedef struct stlink_version_ {
 477         uint32_t stlink_v;
 478         uint32_t jtag_v;
 479         uint32_t swim_v;
 480         uint32_t st_vid;
 481         uint32_t stlink_pid;
 482     } stlink_version_t;
 483
 484     typedef struct flash_loader {
 485         stm32_addr_t loader_addr; /* loader sram adddr */
 486         stm32_addr_t buf_addr; /* buffer sram address */
 487     } flash_loader_t;
 488
 489     enum transport_type {
 490         TRANSPORT_TYPE_ZERO = 0,
 491         TRANSPORT_TYPE_LIBSG,
 492         TRANSPORT_TYPE_LIBUSB,
 493         TRANSPORT_TYPE_INVALID
 494     };
 495
 496     typedef struct _stlink stlink_t;
 497
 498     typedef struct _stlink_backend {
 499         void (*close) (stlink_t * sl);
 500         void (*exit_debug_mode) (stlink_t * sl);
 501         void (*enter_swd_mode) (stlink_t * sl);
 502         void (*enter_jtag_mode) (stlink_t * stl);
 503         void (*exit_dfu_mode) (stlink_t * stl);
 504         void (*core_id) (stlink_t * stl);
 505         void (*reset) (stlink_t * stl);
 506         void (*jtag_reset) (stlink_t * stl, int value);
 507         void (*run) (stlink_t * stl);
 508         void (*status) (stlink_t * stl);
 509         void (*version) (stlink_t *sl);
 510         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 511         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 512         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 513         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 514         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 515         void (*read_all_regs) (stlink_t *sl, reg * regp);
 516         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 517         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 518         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 519         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 520         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 521         void (*step) (stlink_t * stl);
 522         int (*current_mode) (stlink_t * stl);
 523         void (*force_debug) (stlink_t *sl);
 524         int32_t (*target_voltage) (stlink_t *sl);
 525     } stlink_backend_t;
 526
 527     struct _stlink {
 528         struct _stlink_backend *backend;
 529         void *backend_data;
 530
 531         // Room for the command header
 532         unsigned char c_buf[C_BUF_LEN];
 533         // Data transferred from or to device
 534         unsigned char q_buf[Q_BUF_LEN];
 535         int q_len;
 536
 537         // transport layer verboseness: 0 for no debug info, 10 for lots
 538         int verbose;
 539         uint32_t core_id;
 540         uint32_t chip_id;
 541         int core_stat;
 542
 543 #define STM32_FLASH_PGSZ 1024
 544 #define STM32L_FLASH_PGSZ 256
 545
 546 #define STM32F4_FLASH_PGSZ 16384
 547 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 548
 549         stm32_addr_t flash_base;
 550         size_t flash_size;
 551         size_t flash_pgsz;
 552
 553         /* sram settings */
 554 #define STM32_SRAM_SIZE (8 * 1024)
 555 #define STM32L_SRAM_SIZE (16 * 1024)
 556         stm32_addr_t sram_base;
 557         size_t sram_size;
 558
 559         // bootloader
 560         stm32_addr_t sys_base;
 561         size_t sys_size;
 562
 563         struct stlink_version_ version;
 564     };
 565
 566     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 567
 568     // delegated functions...
 569     void stlink_enter_swd_mode(stlink_t *sl);
 570     void stlink_enter_jtag_mode(stlink_t *sl);
 571     void stlink_exit_debug_mode(stlink_t *sl);
 572     void stlink_exit_dfu_mode(stlink_t *sl);
 573     void stlink_close(stlink_t *sl);
 574     uint32_t stlink_core_id(stlink_t *sl);
 575     void stlink_reset(stlink_t *sl);
 576     void stlink_jtag_reset(stlink_t *sl, int value);
 577     void stlink_run(stlink_t *sl);
 578     void stlink_status(stlink_t *sl);
 579     void stlink_version(stlink_t *sl);
 580     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 581     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 582     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 583     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 584     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 585     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 586     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 587     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 588     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 589     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 590     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 591     void stlink_step(stlink_t *sl);
 592     int stlink_current_mode(stlink_t *sl);
 593     void stlink_force_debug(stlink_t *sl);
 594     int stlink_target_voltage(stlink_t *sl);
 595
 596
 597     // unprocessed
 598     int stlink_erase_flash_mass(stlink_t* sl);
 599     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 600     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 601     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 602     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 603
 604     // PUBLIC
 605     uint32_t stlink_chip_id(stlink_t *sl);
 606     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 607
 608     // privates, publics, the rest....
 609     // TODO sort what is private, and what is not
 610     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 611     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 612     uint16_t read_uint16(const unsigned char *c, const int pt);
 613     void stlink_core_stat(stlink_t *sl);
 614     void stlink_print_data(stlink_t *sl);
 615     unsigned int is_bigendian(void);
 616     uint32_t read_uint32(const unsigned char *c, const int pt);
 617     void write_uint32(unsigned char* buf, uint32_t ui);
 618     void write_uint16(unsigned char* buf, uint16_t ui);
 619     unsigned int is_core_halted(stlink_t *sl);
 620     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 621     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 622     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 623     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 624     int stlink_load_device_params(stlink_t *sl);
 625
 626
 627
 628 #include "stlink-sg.h"
 629 #include "stlink-usb.h"
 630
 631
 632
 633 #ifdef  __cplusplus
 634 }
 635 #endif
 636
 637 #endif  /* STLINK_COMMON_H */