git.gag.com Git - fw/stlink/blob - src/stlink-common.h

   1 /*
   2  * File:   stlink-common.h
   3  * Bulk import from stlink-hw.h
   4  *
   5  * This should contain all the common top level stlink interfaces, regardless
   6  * of how the backend does the work....
   7  */
   8
   9 #ifndef STLINK_COMMON_H
  10 #define STLINK_COMMON_H
  11
  12 #ifdef  __cplusplus
  13 extern "C" {
  14 #endif
  15
  16 #include <stdint.h>
  17
  18     // Max data transfer size.
  19     // 6kB = max mem32_read block, 8kB sram
  20     //#define Q_BUF_LEN 96
  21 #define Q_BUF_LEN                       (1024 * 100)
  22
  23     // st-link vendor cmd's
  24 #define USB_ST_VID                      0x0483
  25 #define USB_STLINK_PID                  0x3744
  26 #define USB_STLINK_32L_PID              0x3748
  27 #define USB_STLINK_NUCLEO_PID   0x374b
  28
  29     // STLINK_DEBUG_RESETSYS, etc:
  30 #define STLINK_OK                       0x80
  31 #define STLINK_FALSE                    0x81
  32 #define STLINK_CORE_RUNNING             0x80
  33 #define STLINK_CORE_HALTED              0x81
  34 #define STLINK_CORE_STAT_UNKNOWN        -1
  35
  36 #define STLINK_GET_VERSION              0xf1
  37 #define STLINK_GET_CURRENT_MODE 0xf5
  38 #define STLINK_GET_TARGET_VOLTAGE       0xF7
  39
  40 #define STLINK_DEBUG_COMMAND            0xF2
  41 #define STLINK_DFU_COMMAND              0xF3
  42 #define STLINK_DFU_EXIT         0x07
  43     // enter dfu could be 0x08?
  44
  45     // STLINK_GET_CURRENT_MODE
  46 #define STLINK_DEV_DFU_MODE             0x00
  47 #define STLINK_DEV_MASS_MODE            0x01
  48 #define STLINK_DEV_DEBUG_MODE           0x02
  49 #define STLINK_DEV_UNKNOWN_MODE -1
  50
  51     // jtag mode cmds
  52 #define STLINK_DEBUG_ENTER              0x20
  53 #define STLINK_DEBUG_EXIT               0x21
  54 #define STLINK_DEBUG_READCOREID 0x22
  55 #define STLINK_DEBUG_GETSTATUS          0x01
  56 #define STLINK_DEBUG_FORCEDEBUG 0x02
  57 #define STLINK_DEBUG_RESETSYS           0x03
  58 #define STLINK_DEBUG_READALLREGS        0x04
  59 #define STLINK_DEBUG_READREG            0x05
  60 #define STLINK_DEBUG_WRITEREG           0x06
  61 #define STLINK_DEBUG_READMEM_32BIT      0x07
  62 #define STLINK_DEBUG_WRITEMEM_32BIT     0x08
  63 #define STLINK_DEBUG_RUNCORE            0x09
  64 #define STLINK_DEBUG_STEPCORE           0x0a
  65 #define STLINK_DEBUG_SETFP              0x0b
  66 #define STLINK_DEBUG_WRITEMEM_8BIT      0x0d
  67 #define STLINK_DEBUG_CLEARFP            0x0e
  68 #define STLINK_DEBUG_WRITEDEBUGREG      0x0f
  69 #define STLINK_DEBUG_ENTER_SWD          0xa3
  70 #define STLINK_DEBUG_ENTER_JTAG 0x00
  71
  72     // TODO - possible poor names...
  73 #define STLINK_SWD_ENTER 0x30
  74 #define STLINK_SWD_READCOREID 0x32  // TBD
  75 #define STLINK_JTAG_WRITEDEBUG_32BIT 0x35
  76 #define STLINK_JTAG_READDEBUG_32BIT 0x36
  77 #define STLINK_JTAG_DRIVE_NRST 0x3c
  78 #define STLINK_JTAG_DRIVE_NRST 0x3c
  79
  80 // cortex m3 technical reference manual
  81 #define CM3_REG_CPUID 0xE000ED00
  82 #define CM3_REG_FP_CTRL 0xE0002000
  83 #define CM3_REG_FP_COMP0 0xE0002008
  84
  85 /* cortex core ids */
  86     // TODO clean this up...
  87 #define STM32VL_CORE_ID 0x1ba01477
  88 #define STM32L_CORE_ID 0x2ba01477
  89 #define STM32F3_CORE_ID 0x2ba01477
  90 #define STM32F4_CORE_ID 0x2ba01477
  91 #define STM32F0_CORE_ID 0xbb11477
  92 #define CORE_M3_R1 0x1BA00477
  93 #define CORE_M3_R2 0x4BA00477
  94 #define CORE_M4_R0 0x2BA01477
  95
  96 /*
  97  * Chip IDs are explained in the appropriate programming manual for the
  98  * DBGMCU_IDCODE register (0xE0042000)
  99  */
 100 // stm32 chipids, only lower 12 bits..
 101 #define STM32_CHIPID_F1_MEDIUM 0x410
 102 #define STM32_CHIPID_F2 0x411
 103 #define STM32_CHIPID_F1_LOW 0x412
 104 #define STM32_CHIPID_F3 0x422
 105 #define STM32_CHIPID_F37x 0x432
 106 #define STM32_CHIPID_F4 0x413
 107 #define STM32_CHIPID_F4_HD 0x419
 108 #define STM32_CHIPID_F4_LP 0x423
 109 #define STM32_CHIPID_F4_DE 0x433
 110 #define STM32_CHIPID_F1_HIGH 0x414
 111 #define STM32_CHIPID_L1_MEDIUM 0x416
 112 #define STM32_CHIPID_L1_MEDIUM_PLUS 0x427
 113 /*
 114  * 0x436 is actually assigned to some L1 chips that are called "Medium-Plus"
 115  * and some that are called "High".  0x427 is assigned to the other "Medium-
 116  * plus" chips.  To make it a bit simpler we just call 427 MEDIUM_PLUS and
 117  * 0x436 HIGH.
 118  */
 119 #define STM32_CHIPID_L1_HIGH 0x436
 120 #define STM32_CHIPID_F1_CONN 0x418
 121 #define STM32_CHIPID_F1_VL_MEDIUM 0x420
 122 #define STM32_CHIPID_F1_VL_HIGH 0x428
 123 #define STM32_CHIPID_F1_XL 0x430
 124 #define STM32_CHIPID_F0 0x440
 125 #define STM32_CHIPID_F0_SMALL 0x444
 126
 127 // Constant STM32 memory map figures
 128 #define STM32_FLASH_BASE 0x08000000
 129 #define STM32_SRAM_BASE 0x20000000
 130
 131 /* Cortex™-M3 Technical Reference Manual */
 132 /* Debug Halting Control and Status Register */
 133 #define DHCSR 0xe000edf0
 134 #define DCRSR 0xe000edf4
 135 #define DCRDR 0xe000edf8
 136 #define DBGKEY 0xa05f0000
 137
 138 /* Enough space to hold both a V2 command or a V1 command packaged as generic scsi*/
 139 #define C_BUF_LEN 32
 140
 141     typedef struct chip_params_ {
 142         uint32_t chip_id;
 143         char* description;
 144         uint32_t flash_size_reg;
 145         uint32_t flash_pagesize;
 146         uint32_t sram_size;
 147         uint32_t bootrom_base, bootrom_size;
 148     } chip_params_t;
 149
 150
 151 // These maps are from a combination of the Programming Manuals, and
 152 // also the Reference manuals.  (flash size reg is normally in ref man)
 153 static const chip_params_t devices[] = {
 154         { // table 2, PM0063
 155             .chip_id = STM32_CHIPID_F1_MEDIUM,
 156             .description = "F1 Medium-density device",
 157             .flash_size_reg = 0x1ffff7e0,
 158                     .flash_pagesize = 0x400,
 159                     .sram_size = 0x5000,
 160                     .bootrom_base = 0x1ffff000,
 161                     .bootrom_size = 0x800
 162         },
 163         {  // table 1, PM0059
 164             .chip_id = STM32_CHIPID_F2,
 165                     .description = "F2 device",
 166                     .flash_size_reg = 0x1fff7a22, /* As in RM0033 Rev 5*/
 167                     .flash_pagesize = 0x20000,
 168                     .sram_size = 0x20000,
 169                     .bootrom_base = 0x1fff0000,
 170                     .bootrom_size = 0x7800
 171         },
 172         { // PM0063
 173             .chip_id = STM32_CHIPID_F1_LOW,
 174                     .description = "F1 Low-density device",
 175                     .flash_size_reg = 0x1ffff7e0,
 176                     .flash_pagesize = 0x400,
 177                     .sram_size = 0x2800,
 178                     .bootrom_base = 0x1ffff000,
 179                     .bootrom_size = 0x800
 180         },
 181         {
 182             .chip_id = STM32_CHIPID_F4,
 183                     .description = "F4 device",
 184                     .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 185                     .flash_pagesize = 0x4000,
 186                     .sram_size = 0x30000,
 187                     .bootrom_base = 0x1fff0000,
 188                     .bootrom_size = 0x7800
 189         },
 190         {
 191             .chip_id = STM32_CHIPID_F4_HD,
 192                     .description = "F42x and F43x device",
 193                     .flash_size_reg = 0x1FFF7A22,  /* As in rm0090 since Rev 2*/
 194                     .flash_pagesize = 0x4000,
 195                     .sram_size = 0x30000,
 196                     .bootrom_base = 0x1fff0000,
 197                     .bootrom_size = 0x7800
 198         },
 199         {
 200             .chip_id = STM32_CHIPID_F4_LP,
 201                     .description = "F4 device (low power)",
 202                     .flash_size_reg = 0x1FFF7A22,
 203                     .flash_pagesize = 0x4000,
 204                     .sram_size = 0x10000,
 205                     .bootrom_base = 0x1fff0000,
 206                     .bootrom_size = 0x7800
 207         },
 208         {
 209             .chip_id = STM32_CHIPID_F4_DE,
 210                     .description = "F4 device (Dynamic Efficency)",
 211                     .flash_size_reg = 0x1FFF7A22,
 212                     .flash_pagesize = 0x4000,
 213                     .sram_size = 0x18000,
 214                     .bootrom_base = 0x1fff0000,
 215                     .bootrom_size = 0x7800
 216         },
 217         {
 218             .chip_id = STM32_CHIPID_F1_HIGH,
 219                     .description = "F1 High-density device",
 220                     .flash_size_reg = 0x1ffff7e0,
 221                     .flash_pagesize = 0x800,
 222                     .sram_size = 0x10000,
 223                     .bootrom_base = 0x1ffff000,
 224                     .bootrom_size = 0x800
 225         },
 226         {
 227           // This ignores the EEPROM! (and uses the page erase size,
 228           // not the sector write protection...)
 229             .chip_id = STM32_CHIPID_L1_MEDIUM,
 230                     .description = "L1 Med-density device",
 231                     .flash_size_reg = 0x1ff8004c,
 232                     .flash_pagesize = 0x100,
 233                     .sram_size = 0x4000,
 234                     .bootrom_base = 0x1ff00000,
 235                     .bootrom_size = 0x1000
 236         },
 237         {
 238             .chip_id = STM32_CHIPID_L1_MEDIUM_PLUS,
 239                     .description = "L1 Medium-Plus-density device",
 240                     .flash_size_reg = 0x1ff800cc,
 241                     .flash_pagesize = 0x100,
 242                     .sram_size = 0x8000,/*Not completely clear if there are some with 48K*/
 243                     .bootrom_base = 0x1ff00000,
 244                     .bootrom_size = 0x1000
 245         },
 246         {
 247             .chip_id = STM32_CHIPID_L1_HIGH,
 248                     .description = "L1 High-density device",
 249                     .flash_size_reg = 0x1ff800cc,
 250                     .flash_pagesize = 0x100,
 251                     .sram_size = 0xC000, /*Not completely clear if there are some with 32K*/
 252                     .bootrom_base = 0x1ff00000,
 253                     .bootrom_size = 0x1000
 254         },
 255
 256         {
 257             .chip_id = STM32_CHIPID_F1_CONN,
 258                     .description = "F1 Connectivity line device",
 259                     .flash_size_reg = 0x1ffff7e0,
 260                     .flash_pagesize = 0x800,
 261                     .sram_size = 0x10000,
 262                     .bootrom_base = 0x1fffb000,
 263                     .bootrom_size = 0x4800
 264         },
 265         {
 266             .chip_id = STM32_CHIPID_F1_VL_MEDIUM,
 267                     .description = "F1 Medium-density Value Line device",
 268                     .flash_size_reg = 0x1ffff7e0,
 269                     .flash_pagesize = 0x400,
 270                     .sram_size = 0x2000,
 271                     .bootrom_base = 0x1ffff000,
 272                     .bootrom_size = 0x800
 273         },
 274         {
 275             // This is STK32F303VCT6 device from STM32 F3 Discovery board.
 276             // Support based on DM00043574.pdf (RM0316) document.
 277             .chip_id = STM32_CHIPID_F3,
 278                     .description = "F3 device",
 279                     .flash_size_reg = 0x1ffff7cc,
 280                     .flash_pagesize = 0x800,
 281                     .sram_size = 0xa000,
 282                     .bootrom_base = 0x1ffff000,
 283                     .bootrom_size = 0x800
 284         },
 285         {
 286             // This is STK32F373VCT6 device from STM32 F373 eval board
 287             // Support based on 303 above (37x and 30x have same memory map)
 288             .chip_id = STM32_CHIPID_F37x,
 289                     .description = "F3 device",
 290                     .flash_size_reg = 0x1ffff7cc,
 291                     .flash_pagesize = 0x800,
 292                     .sram_size = 0xa000,
 293                     .bootrom_base = 0x1ffff000,
 294                     .bootrom_size = 0x800
 295         },
 296         {
 297             .chip_id = STM32_CHIPID_F1_VL_HIGH,
 298                     .description = "F1 High-density value line device",
 299                     .flash_size_reg = 0x1ffff7e0,
 300                     .flash_pagesize = 0x800,
 301                     .sram_size = 0x8000,
 302                     .bootrom_base = 0x1ffff000,
 303                     .bootrom_size = 0x800
 304         },
 305         {
 306             .chip_id = STM32_CHIPID_F1_XL,
 307                     .description = "F1 XL-density device",
 308                     .flash_size_reg = 0x1ffff7e0,
 309                     .flash_pagesize = 0x800,
 310                     .sram_size = 0x18000,
 311                     .bootrom_base = 0x1fffe000,
 312                     .bootrom_size = 0x1800
 313         },
 314         {
 315             //Use this as an example for mapping future chips:
 316             //RM0091 document was used to find these paramaters
 317             .chip_id = STM32_CHIPID_F0,
 318                     .description = "F0 device",
 319                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 320                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 321                     .sram_size = 0x2000,                // "SRAM" byte size in hex from Table 2
 322                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 323                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 324         },
 325         {
 326             //Use this as an example for mapping future chips:
 327             //RM0091 document was used to find these paramaters
 328             .chip_id = STM32_CHIPID_F0_SMALL,
 329                     .description = "F0 small device",
 330                     .flash_size_reg = 0x1ffff7cc,       // "Flash size data register" (pg735)
 331                     .flash_pagesize = 0x400,            // Page sizes listed in Table 4
 332                     .sram_size = 0x1000,                // "SRAM" byte size in hex from Table 2
 333                     .bootrom_base = 0x1fffec00,         // "System memory" starting address from Table 2
 334                     .bootrom_size = 0xC00               // "System memory" byte size in hex from Table 2
 335         },
 336  };
 337
 338
 339     typedef struct {
 340         uint32_t r[16];
 341         uint32_t s[32];
 342         uint32_t xpsr;
 343         uint32_t main_sp;
 344         uint32_t process_sp;
 345         uint32_t rw;
 346         uint32_t rw2;
 347         uint8_t control;
 348         uint8_t faultmask;
 349         uint8_t basepri;
 350         uint8_t primask;
 351         uint32_t fpscr;
 352     } reg;
 353
 354     typedef uint32_t stm32_addr_t;
 355
 356     typedef struct _cortex_m3_cpuid_ {
 357         uint16_t implementer_id;
 358         uint16_t variant;
 359         uint16_t part;
 360         uint8_t revision;
 361     } cortex_m3_cpuid_t;
 362
 363     typedef struct stlink_version_ {
 364         uint32_t stlink_v;
 365         uint32_t jtag_v;
 366         uint32_t swim_v;
 367         uint32_t st_vid;
 368         uint32_t stlink_pid;
 369     } stlink_version_t;
 370
 371     typedef struct flash_loader {
 372         stm32_addr_t loader_addr; /* loader sram adddr */
 373         stm32_addr_t buf_addr; /* buffer sram address */
 374     } flash_loader_t;
 375
 376     enum transport_type {
 377         TRANSPORT_TYPE_ZERO = 0,
 378         TRANSPORT_TYPE_LIBSG,
 379         TRANSPORT_TYPE_LIBUSB,
 380         TRANSPORT_TYPE_INVALID
 381     };
 382
 383     typedef struct _stlink stlink_t;
 384
 385     typedef struct _stlink_backend {
 386         void (*close) (stlink_t * sl);
 387         void (*exit_debug_mode) (stlink_t * sl);
 388         void (*enter_swd_mode) (stlink_t * sl);
 389         void (*enter_jtag_mode) (stlink_t * stl);
 390         void (*exit_dfu_mode) (stlink_t * stl);
 391         void (*core_id) (stlink_t * stl);
 392         void (*reset) (stlink_t * stl);
 393         void (*jtag_reset) (stlink_t * stl, int value);
 394         void (*run) (stlink_t * stl);
 395         void (*status) (stlink_t * stl);
 396         void (*version) (stlink_t *sl);
 397         uint32_t (*read_debug32) (stlink_t *sl, uint32_t addr);
 398         void (*read_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 399         void (*write_debug32) (stlink_t *sl, uint32_t addr, uint32_t data);
 400         void (*write_mem32) (stlink_t *sl, uint32_t addr, uint16_t len);
 401         void (*write_mem8) (stlink_t *sl, uint32_t addr, uint16_t len);
 402         void (*read_all_regs) (stlink_t *sl, reg * regp);
 403         void (*read_reg) (stlink_t *sl, int r_idx, reg * regp);
 404         void (*read_all_unsupported_regs) (stlink_t *sl, reg *regp);
 405         void (*read_unsupported_reg) (stlink_t *sl, int r_idx, reg *regp);
 406         void (*write_unsupported_reg) (stlink_t *sl, uint32_t value, int idx, reg *regp);
 407         void (*write_reg) (stlink_t *sl, uint32_t reg, int idx);
 408         void (*step) (stlink_t * stl);
 409         int (*current_mode) (stlink_t * stl);
 410         void (*force_debug) (stlink_t *sl);
 411         int32_t (*target_voltage) (stlink_t *sl);
 412     } stlink_backend_t;
 413
 414     struct _stlink {
 415         struct _stlink_backend *backend;
 416         void *backend_data;
 417
 418         // Room for the command header
 419         unsigned char c_buf[C_BUF_LEN];
 420         // Data transferred from or to device
 421         unsigned char q_buf[Q_BUF_LEN];
 422         int q_len;
 423
 424         // transport layer verboseness: 0 for no debug info, 10 for lots
 425         int verbose;
 426         uint32_t core_id;
 427         uint32_t chip_id;
 428         int core_stat;
 429
 430 #define STM32_FLASH_PGSZ 1024
 431 #define STM32L_FLASH_PGSZ 256
 432
 433 #define STM32F4_FLASH_PGSZ 16384
 434 #define STM32F4_FLASH_SIZE (128 * 1024 * 8)
 435
 436         stm32_addr_t flash_base;
 437         size_t flash_size;
 438         size_t flash_pgsz;
 439
 440         /* sram settings */
 441 #define STM32_SRAM_SIZE (8 * 1024)
 442 #define STM32L_SRAM_SIZE (16 * 1024)
 443         stm32_addr_t sram_base;
 444         size_t sram_size;
 445
 446         // bootloader
 447         stm32_addr_t sys_base;
 448         size_t sys_size;
 449
 450         struct stlink_version_ version;
 451     };
 452
 453     //stlink_t* stlink_quirk_open(const char *dev_name, const int verbose);
 454
 455     // delegated functions...
 456     void stlink_enter_swd_mode(stlink_t *sl);
 457     void stlink_enter_jtag_mode(stlink_t *sl);
 458     void stlink_exit_debug_mode(stlink_t *sl);
 459     void stlink_exit_dfu_mode(stlink_t *sl);
 460     void stlink_close(stlink_t *sl);
 461     uint32_t stlink_core_id(stlink_t *sl);
 462     void stlink_reset(stlink_t *sl);
 463     void stlink_jtag_reset(stlink_t *sl, int value);
 464     void stlink_run(stlink_t *sl);
 465     void stlink_status(stlink_t *sl);
 466     void stlink_version(stlink_t *sl);
 467     uint32_t stlink_read_debug32(stlink_t *sl, uint32_t addr);
 468     void stlink_read_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 469     void stlink_write_debug32(stlink_t *sl, uint32_t addr, uint32_t data);
 470     void stlink_write_mem32(stlink_t *sl, uint32_t addr, uint16_t len);
 471     void stlink_write_mem8(stlink_t *sl, uint32_t addr, uint16_t len);
 472     void stlink_read_all_regs(stlink_t *sl, reg *regp);
 473     void stlink_read_all_unsupported_regs(stlink_t *sl, reg *regp);
 474     void stlink_read_reg(stlink_t *sl, int r_idx, reg *regp);
 475     void stlink_read_unsupported_reg(stlink_t *sl, int r_idx, reg *regp);
 476     void stlink_write_unsupported_reg(stlink_t *sl, uint32_t value, int r_idx, reg *regp);
 477     void stlink_write_reg(stlink_t *sl, uint32_t reg, int idx);
 478     void stlink_step(stlink_t *sl);
 479     int stlink_current_mode(stlink_t *sl);
 480     void stlink_force_debug(stlink_t *sl);
 481     int stlink_target_voltage(stlink_t *sl);
 482
 483
 484     // unprocessed
 485     int stlink_erase_flash_mass(stlink_t* sl);
 486     int stlink_write_flash(stlink_t* sl, stm32_addr_t address, uint8_t* data, uint32_t length);
 487     int stlink_fwrite_flash(stlink_t *sl, const char* path, stm32_addr_t addr);
 488     int stlink_fwrite_sram(stlink_t *sl, const char* path, stm32_addr_t addr);
 489     int stlink_verify_write_flash(stlink_t *sl, stm32_addr_t address, uint8_t *data, uint32_t length);
 490
 491     // PUBLIC
 492     uint32_t stlink_chip_id(stlink_t *sl);
 493     void stlink_cpu_id(stlink_t *sl, cortex_m3_cpuid_t *cpuid);
 494
 495     // privates, publics, the rest....
 496     // TODO sort what is private, and what is not
 497     int stlink_erase_flash_page(stlink_t* sl, stm32_addr_t flashaddr);
 498     uint32_t stlink_calculate_pagesize(stlink_t *sl, uint32_t flashaddr);
 499     uint16_t read_uint16(const unsigned char *c, const int pt);
 500     void stlink_core_stat(stlink_t *sl);
 501     void stlink_print_data(stlink_t *sl);
 502     unsigned int is_bigendian(void);
 503     uint32_t read_uint32(const unsigned char *c, const int pt);
 504     void write_uint32(unsigned char* buf, uint32_t ui);
 505     void write_uint16(unsigned char* buf, uint16_t ui);
 506     unsigned int is_core_halted(stlink_t *sl);
 507     int write_buffer_to_sram(stlink_t *sl, flash_loader_t* fl, const uint8_t* buf, size_t size);
 508     int write_loader_to_sram(stlink_t *sl, stm32_addr_t* addr, size_t* size);
 509     int stlink_fread(stlink_t* sl, const char* path, stm32_addr_t addr, size_t size);
 510     int run_flash_loader(stlink_t *sl, flash_loader_t* fl, stm32_addr_t target, const uint8_t* buf, size_t size);
 511     int stlink_load_device_params(stlink_t *sl);
 512
 513
 514
 515 #include "stlink-sg.h"
 516 #include "stlink-usb.h"
 517
 518
 519
 520 #ifdef  __cplusplus
 521 }
 522 #endif
 523
 524 #endif  /* STLINK_COMMON_H */
 525