git.gag.com Git - fw/stlink/blob - example/stm32f4/STM32F4xx_StdPeriph_Driver/inc/device_support/stm32f4xx.h

   1 /**
   2   ******************************************************************************
   3   * @file    stm32f4xx.h
   4   * @author  MCD Application Team
   5   * @version V1.0.0
   6   * @date    30-September-2011
   7   * @brief   CMSIS Cortex-M4 Device Peripheral Access Layer Header File.
   8   *          This file contains all the peripheral register's definitions, bits
   9   *          definitions and memory mapping for STM32F4xx devices.
  10   *
  11   *          The file is the unique include file that the application programmer
  12   *          is using in the C source code, usually in main.c. This file contains:
  13   *           - Configuration section that allows to select:
  14   *              - The device used in the target application
  15   *              - To use or not the peripheral\92s drivers in application code(i.e.
  16   *                code will be based on direct access to peripheral\92s registers
  17   *                rather than drivers API), this option is controlled by
  18   *                "#define USE_STDPERIPH_DRIVER"
  19   *              - To change few application-specific parameters such as the HSE
  20   *                crystal frequency
  21   *           - Data structures and the address mapping for all peripherals
  22   *           - Peripheral's registers declarations and bits definition
  23   *           - Macros to access peripheral\92s registers hardware
  24   *
  25   ******************************************************************************
  26   * @attention
  27   *
  28   * THE PRESENT FIRMWARE WHICH IS FOR GUIDANCE ONLY AIMS AT PROVIDING CUSTOMERS
  29   * WITH CODING INFORMATION REGARDING THEIR PRODUCTS IN ORDER FOR THEM TO SAVE
  30   * TIME. AS A RESULT, STMICROELECTRONICS SHALL NOT BE HELD LIABLE FOR ANY
  31   * DIRECT, INDIRECT OR CONSEQUENTIAL DAMAGES WITH RESPECT TO ANY CLAIMS ARISING
  32   * FROM THE CONTENT OF SUCH FIRMWARE AND/OR THE USE MADE BY CUSTOMERS OF THE
  33   * CODING INFORMATION CONTAINED HEREIN IN CONNECTION WITH THEIR PRODUCTS.
  34   *
  35   * <h2><center>&copy; COPYRIGHT 2011 STMicroelectronics</center></h2>
  36   ******************************************************************************
  37   */
  38
  39 /** @addtogroup CMSIS
  40   * @{
  41   */
  42
  43 /** @addtogroup stm32f4xx
  44   * @{
  45   */
  46
  47 #ifndef __STM32F4xx_H
  48 #define __STM32F4xx_H
  49
  50 #ifdef __cplusplus
  51  extern "C" {
  52 #endif /* __cplusplus */
  53
  54 #ifdef  USE_FULL_ASSERT
  55
  56 /**
  57   * @brief  The assert_param macro is used for function's parameters check.
  58   * @param  expr: If expr is false, it calls assert_failed function
  59   *   which reports the name of the source file and the source
  60   *   line number of the call that failed.
  61   *   If expr is true, it returns no value.
  62   * @retval None
  63   */
  64   #define assert_param(expr) ((expr) ? (void)0 : assert_failed((uint8_t *)__FILE__, __LINE__))
  65 /* Exported functions ------------------------------------------------------- */
  66   void assert_failed(uint8_t* file, uint32_t line);
  67 #else
  68   #define assert_param(expr) ((void)0)
  69 #endif /* USE_FULL_ASSERT */
  70
  71
  72 /** @addtogroup Library_configuration_section
  73   * @{
  74   */
  75
  76 /* Uncomment the line below according to the target STM32 device used in your
  77    application
  78   */
  79
  80 #if !defined (STM32F4XX)
  81   #define STM32F4XX
  82 #endif
  83
  84 /*  Tip: To avoid modifying this file each time you need to switch between these
  85         devices, you can define the device in your toolchain compiler preprocessor.
  86   */
  87
  88 #if !defined (STM32F4XX)
  89  #error "Please select first the target STM32F4XX device used in your application (in stm32f4xx.h file)"
  90 #endif
  91
  92 #if !defined  (USE_STDPERIPH_DRIVER)
  93 /**
  94  * @brief Comment the line below if you will not use the peripherals drivers.
  95    In this case, these drivers will not be included and the application code will
  96    be based on direct access to peripherals registers
  97    */
  98   /*#define USE_STDPERIPH_DRIVER*/
  99 #endif /* USE_STDPERIPH_DRIVER */
 100
 101 /**
 102  * @brief In the following line adjust the value of External High Speed oscillator (HSE)
 103    used in your application
 104
 105    Tip: To avoid modifying this file each time you need to use different HSE, you
 106         can define the HSE value in your toolchain compiler preprocessor.
 107   */
 108
 109 #if !defined  (HSE_VALUE)
 110   #define HSE_VALUE    ((uint32_t)25000000) /*!< Value of the External oscillator in Hz */
 111 #endif /* HSE_VALUE */
 112
 113 /**
 114  * @brief In the following line adjust the External High Speed oscillator (HSE) Startup
 115    Timeout value
 116    */
 117 #if !defined  (HSE_STARTUP_TIMEOUT)
 118   #define HSE_STARTUP_TIMEOUT    ((uint16_t)0x0500)   /*!< Time out for HSE start up */
 119 #endif /* HSE_STARTUP_TIMEOUT */
 120
 121 #if !defined  (HSI_VALUE)
 122   #define HSI_VALUE    ((uint32_t)16000000) /*!< Value of the Internal oscillator in Hz*/
 123 #endif /* HSI_VALUE */
 124
 125 /**
 126  * @brief STM32F4XX Standard Peripherals Library version number V1.0.0
 127    */
 128 #define __STM32F4XX_STDPERIPH_VERSION_MAIN   (0x01) /*!< [31:24] main version */
 129 #define __STM32F4XX_STDPERIPH_VERSION_SUB1   (0x00) /*!< [23:16] sub1 version */
 130 #define __STM32F4XX_STDPERIPH_VERSION_SUB2   (0x00) /*!< [15:8]  sub2 version */
 131 #define __STM32F4XX_STDPERIPH_VERSION_RC     (0x00) /*!< [7:0]  release candidate */
 132 #define __STM32F4XX_STDPERIPH_VERSION        ((__STM32F4XX_STDPERIPH_VERSION_MAIN << 24)\
 133                                              |(__STM32F4XX_STDPERIPH_VERSION_SUB1 << 16)\
 134                                              |(__STM32F4XX_STDPERIPH_VERSION_SUB2 << 8)\
 135                                              |(__STM32F4XX_STDPERIPH_VERSION_RC))
 136
 137 /**
 138   * @}
 139   */
 140
 141 /** @addtogroup Configuration_section_for_CMSIS
 142   * @{
 143   */
 144
 145 /**
 146  * @brief Configuration of the Cortex-M4 Processor and Core Peripherals
 147  */
 148 #define __CM4_REV                 0x0001  /*!< Core revision r0p1                            */
 149 #define __MPU_PRESENT             1       /*!< STM32F4XX provides an MPU                     */
 150 #define __NVIC_PRIO_BITS          4       /*!< STM32F4XX uses 4 Bits for the Priority Levels */
 151 #define __Vendor_SysTickConfig    0       /*!< Set to 1 if different SysTick Config is used  */
 152 #define __FPU_PRESENT             1       /*!< FPU present                                   */
 153
 154 /**
 155  * @brief STM32F4XX Interrupt Number Definition, according to the selected device
 156  *        in @ref Library_configuration_section
 157  */
 158 typedef enum IRQn
 159 {
 160 /******  Cortex-M4 Processor Exceptions Numbers ****************************************************************/
 161   NonMaskableInt_IRQn         = -14,    /*!< 2 Non Maskable Interrupt                                          */
 162   MemoryManagement_IRQn       = -12,    /*!< 4 Cortex-M4 Memory Management Interrupt                           */
 163   BusFault_IRQn               = -11,    /*!< 5 Cortex-M4 Bus Fault Interrupt                                   */
 164   UsageFault_IRQn             = -10,    /*!< 6 Cortex-M4 Usage Fault Interrupt                                 */
 165   SVCall_IRQn                 = -5,     /*!< 11 Cortex-M4 SV Call Interrupt                                    */
 166   DebugMonitor_IRQn           = -4,     /*!< 12 Cortex-M4 Debug Monitor Interrupt                              */
 167   PendSV_IRQn                 = -2,     /*!< 14 Cortex-M4 Pend SV Interrupt                                    */
 168   SysTick_IRQn                = -1,     /*!< 15 Cortex-M4 System Tick Interrupt                                */
 169 /******  STM32 specific Interrupt Numbers **********************************************************************/
 170   WWDG_IRQn                   = 0,      /*!< Window WatchDog Interrupt                                         */
 171   PVD_IRQn                    = 1,      /*!< PVD through EXTI Line detection Interrupt                         */
 172   TAMP_STAMP_IRQn             = 2,      /*!< Tamper and TimeStamp interrupts through the EXTI line             */
 173   RTC_WKUP_IRQn               = 3,      /*!< RTC Wakeup interrupt through the EXTI line                        */
 174   FLASH_IRQn                  = 4,      /*!< FLASH global Interrupt                                            */
 175   RCC_IRQn                    = 5,      /*!< RCC global Interrupt                                              */
 176   EXTI0_IRQn                  = 6,      /*!< EXTI Line0 Interrupt                                              */
 177   EXTI1_IRQn                  = 7,      /*!< EXTI Line1 Interrupt                                              */
 178   EXTI2_IRQn                  = 8,      /*!< EXTI Line2 Interrupt                                              */
 179   EXTI3_IRQn                  = 9,      /*!< EXTI Line3 Interrupt                                              */
 180   EXTI4_IRQn                  = 10,     /*!< EXTI Line4 Interrupt                                              */
 181   DMA1_Stream0_IRQn           = 11,     /*!< DMA1 Stream 0 global Interrupt                                    */
 182   DMA1_Stream1_IRQn           = 12,     /*!< DMA1 Stream 1 global Interrupt                                    */
 183   DMA1_Stream2_IRQn           = 13,     /*!< DMA1 Stream 2 global Interrupt                                    */
 184   DMA1_Stream3_IRQn           = 14,     /*!< DMA1 Stream 3 global Interrupt                                    */
 185   DMA1_Stream4_IRQn           = 15,     /*!< DMA1 Stream 4 global Interrupt                                    */
 186   DMA1_Stream5_IRQn           = 16,     /*!< DMA1 Stream 5 global Interrupt                                    */
 187   DMA1_Stream6_IRQn           = 17,     /*!< DMA1 Stream 6 global Interrupt                                    */
 188   ADC_IRQn                    = 18,     /*!< ADC1, ADC2 and ADC3 global Interrupts                             */
 189   CAN1_TX_IRQn                = 19,     /*!< CAN1 TX Interrupt                                                 */
 190   CAN1_RX0_IRQn               = 20,     /*!< CAN1 RX0 Interrupt                                                */
 191   CAN1_RX1_IRQn               = 21,     /*!< CAN1 RX1 Interrupt                                                */
 192   CAN1_SCE_IRQn               = 22,     /*!< CAN1 SCE Interrupt                                                */
 193   EXTI9_5_IRQn                = 23,     /*!< External Line[9:5] Interrupts                                     */
 194   TIM1_BRK_TIM9_IRQn          = 24,     /*!< TIM1 Break interrupt and TIM9 global interrupt                    */
 195   TIM1_UP_TIM10_IRQn          = 25,     /*!< TIM1 Update Interrupt and TIM10 global interrupt                  */
 196   TIM1_TRG_COM_TIM11_IRQn     = 26,     /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
 197   TIM1_CC_IRQn                = 27,     /*!< TIM1 Capture Compare Interrupt                                    */
 198   TIM2_IRQn                   = 28,     /*!< TIM2 global Interrupt                                             */
 199   TIM3_IRQn                   = 29,     /*!< TIM3 global Interrupt                                             */
 200   TIM4_IRQn                   = 30,     /*!< TIM4 global Interrupt                                             */
 201   I2C1_EV_IRQn                = 31,     /*!< I2C1 Event Interrupt                                              */
 202   I2C1_ER_IRQn                = 32,     /*!< I2C1 Error Interrupt                                              */
 203   I2C2_EV_IRQn                = 33,     /*!< I2C2 Event Interrupt                                              */
 204   I2C2_ER_IRQn                = 34,     /*!< I2C2 Error Interrupt                                              */
 205   SPI1_IRQn                   = 35,     /*!< SPI1 global Interrupt                                             */
 206   SPI2_IRQn                   = 36,     /*!< SPI2 global Interrupt                                             */
 207   USART1_IRQn                 = 37,     /*!< USART1 global Interrupt                                           */
 208   USART2_IRQn                 = 38,     /*!< USART2 global Interrupt                                           */
 209   USART3_IRQn                 = 39,     /*!< USART3 global Interrupt                                           */
 210   EXTI15_10_IRQn              = 40,     /*!< External Line[15:10] Interrupts                                   */
 211   RTC_Alarm_IRQn              = 41,     /*!< RTC Alarm (A and B) through EXTI Line Interrupt                   */
 212   OTG_FS_WKUP_IRQn            = 42,     /*!< USB OTG FS Wakeup through EXTI line interrupt                     */
 213   TIM8_BRK_TIM12_IRQn         = 43,     /*!< TIM8 Break Interrupt and TIM12 global interrupt                   */
 214   TIM8_UP_TIM13_IRQn          = 44,     /*!< TIM8 Update Interrupt and TIM13 global interrupt                  */
 215   TIM8_TRG_COM_TIM14_IRQn     = 45,     /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
 216   TIM8_CC_IRQn                = 46,     /*!< TIM8 Capture Compare Interrupt                                    */
 217   DMA1_Stream7_IRQn           = 47,     /*!< DMA1 Stream7 Interrupt                                            */
 218   FSMC_IRQn                   = 48,     /*!< FSMC global Interrupt                                             */
 219   SDIO_IRQn                   = 49,     /*!< SDIO global Interrupt                                             */
 220   TIM5_IRQn                   = 50,     /*!< TIM5 global Interrupt                                             */
 221   SPI3_IRQn                   = 51,     /*!< SPI3 global Interrupt                                             */
 222   UART4_IRQn                  = 52,     /*!< UART4 global Interrupt                                            */
 223   UART5_IRQn                  = 53,     /*!< UART5 global Interrupt                                            */
 224   TIM6_DAC_IRQn               = 54,     /*!< TIM6 global and DAC1&2 underrun error  interrupts                 */
 225   TIM7_IRQn                   = 55,     /*!< TIM7 global interrupt                                             */
 226   DMA2_Stream0_IRQn           = 56,     /*!< DMA2 Stream 0 global Interrupt                                    */
 227   DMA2_Stream1_IRQn           = 57,     /*!< DMA2 Stream 1 global Interrupt                                    */
 228   DMA2_Stream2_IRQn           = 58,     /*!< DMA2 Stream 2 global Interrupt                                    */
 229   DMA2_Stream3_IRQn           = 59,     /*!< DMA2 Stream 3 global Interrupt                                    */
 230   DMA2_Stream4_IRQn           = 60,     /*!< DMA2 Stream 4 global Interrupt                                    */
 231   ETH_IRQn                    = 61,     /*!< Ethernet global Interrupt                                         */
 232   ETH_WKUP_IRQn               = 62,     /*!< Ethernet Wakeup through EXTI line Interrupt                       */
 233   CAN2_TX_IRQn                = 63,     /*!< CAN2 TX Interrupt                                                 */
 234   CAN2_RX0_IRQn               = 64,     /*!< CAN2 RX0 Interrupt                                                */
 235   CAN2_RX1_IRQn               = 65,     /*!< CAN2 RX1 Interrupt                                                */
 236   CAN2_SCE_IRQn               = 66,     /*!< CAN2 SCE Interrupt                                                */
 237   OTG_FS_IRQn                 = 67,     /*!< USB OTG FS global Interrupt                                       */
 238   DMA2_Stream5_IRQn           = 68,     /*!< DMA2 Stream 5 global interrupt                                    */
 239   DMA2_Stream6_IRQn           = 69,     /*!< DMA2 Stream 6 global interrupt                                    */
 240   DMA2_Stream7_IRQn           = 70,     /*!< DMA2 Stream 7 global interrupt                                    */
 241   USART6_IRQn                 = 71,     /*!< USART6 global interrupt                                           */
 242   I2C3_EV_IRQn                = 72,     /*!< I2C3 event interrupt                                              */
 243   I2C3_ER_IRQn                = 73,     /*!< I2C3 error interrupt                                              */
 244   OTG_HS_EP1_OUT_IRQn         = 74,     /*!< USB OTG HS End Point 1 Out global interrupt                       */
 245   OTG_HS_EP1_IN_IRQn          = 75,     /*!< USB OTG HS End Point 1 In global interrupt                        */
 246   OTG_HS_WKUP_IRQn            = 76,     /*!< USB OTG HS Wakeup through EXTI interrupt                          */
 247   OTG_HS_IRQn                 = 77,     /*!< USB OTG HS global interrupt                                       */
 248   DCMI_IRQn                   = 78,     /*!< DCMI global interrupt                                             */
 249   CRYP_IRQn                   = 79,     /*!< CRYP crypto global interrupt                                      */
 250   HASH_RNG_IRQn               = 80,      /*!< Hash and Rng global interrupt                                     */
 251   FPU_IRQn                    = 81      /*!< FPU global interrupt                                              */
 252 } IRQn_Type;
 253
 254 /**
 255   * @}
 256   */
 257
 258 #include "core_cm4.h"             /* Cortex-M4 processor and core peripherals */
 259 #include "system_stm32f4xx.h"
 260 #include <stdint.h>
 261
 262 /** @addtogroup Exported_types
 263   * @{
 264   */
 265 /*!< STM32F10x Standard Peripheral Library old types (maintained for legacy purpose) */
 266 typedef int32_t  s32;
 267 typedef int16_t s16;
 268 typedef int8_t  s8;
 269
 270 typedef const int32_t sc32;  /*!< Read Only */
 271 typedef const int16_t sc16;  /*!< Read Only */
 272 typedef const int8_t sc8;   /*!< Read Only */
 273
 274 typedef __IO int32_t  vs32;
 275 typedef __IO int16_t  vs16;
 276 typedef __IO int8_t   vs8;
 277
 278 typedef __I int32_t vsc32;  /*!< Read Only */
 279 typedef __I int16_t vsc16;  /*!< Read Only */
 280 typedef __I int8_t vsc8;   /*!< Read Only */
 281
 282 typedef uint32_t  u32;
 283 typedef uint16_t u16;
 284 typedef uint8_t  u8;
 285
 286 typedef const uint32_t uc32;  /*!< Read Only */
 287 typedef const uint16_t uc16;  /*!< Read Only */
 288 typedef const uint8_t uc8;   /*!< Read Only */
 289
 290 typedef __IO uint32_t  vu32;
 291 typedef __IO uint16_t vu16;
 292 typedef __IO uint8_t  vu8;
 293
 294 typedef __I uint32_t vuc32;  /*!< Read Only */
 295 typedef __I uint16_t vuc16;  /*!< Read Only */
 296 typedef __I uint8_t vuc8;   /*!< Read Only */
 297
 298 typedef enum {RESET = 0, SET = !RESET} FlagStatus, ITStatus;
 299
 300 typedef enum {DISABLE = 0, ENABLE = !DISABLE} FunctionalState;
 301 #define IS_FUNCTIONAL_STATE(STATE) (((STATE) == DISABLE) || ((STATE) == ENABLE))
 302
 303 typedef enum {ERROR = 0, SUCCESS = !ERROR} ErrorStatus;
 304
 305 /**
 306   * @}
 307   */
 308
 309 /** @addtogroup Peripheral_registers_structures
 310   * @{
 311   */
 312
 313 /**
 314   * @brief Analog to Digital Converter
 315   */
 316
 317 typedef struct
 318 {
 319   __IO uint32_t SR;     /*!< ADC status register,                         Address offset: 0x00 */
 320   __IO uint32_t CR1;    /*!< ADC control register 1,                      Address offset: 0x04 */
 321   __IO uint32_t CR2;    /*!< ADC control register 2,                      Address offset: 0x08 */
 322   __IO uint32_t SMPR1;  /*!< ADC sample time register 1,                  Address offset: 0x0C */
 323   __IO uint32_t SMPR2;  /*!< ADC sample time register 2,                  Address offset: 0x10 */
 324   __IO uint32_t JOFR1;  /*!< ADC injected channel data offset register 1, Address offset: 0x14 */
 325   __IO uint32_t JOFR2;  /*!< ADC injected channel data offset register 2, Address offset: 0x18 */
 326   __IO uint32_t JOFR3;  /*!< ADC injected channel data offset register 3, Address offset: 0x1C */
 327   __IO uint32_t JOFR4;  /*!< ADC injected channel data offset register 4, Address offset: 0x20 */
 328   __IO uint32_t HTR;    /*!< ADC watchdog higher threshold register,      Address offset: 0x24 */
 329   __IO uint32_t LTR;    /*!< ADC watchdog lower threshold register,       Address offset: 0x28 */
 330   __IO uint32_t SQR1;   /*!< ADC regular sequence register 1,             Address offset: 0x2C */
 331   __IO uint32_t SQR2;   /*!< ADC regular sequence register 2,             Address offset: 0x30 */
 332   __IO uint32_t SQR3;   /*!< ADC regular sequence register 3,             Address offset: 0x34 */
 333   __IO uint32_t JSQR;   /*!< ADC injected sequence register,              Address offset: 0x38*/
 334   __IO uint32_t JDR1;   /*!< ADC injected data register 1,                Address offset: 0x3C */
 335   __IO uint32_t JDR2;   /*!< ADC injected data register 2,                Address offset: 0x40 */
 336   __IO uint32_t JDR3;   /*!< ADC injected data register 3,                Address offset: 0x44 */
 337   __IO uint32_t JDR4;   /*!< ADC injected data register 4,                Address offset: 0x48 */
 338   __IO uint32_t DR;     /*!< ADC regular data register,                   Address offset: 0x4C */
 339 } ADC_TypeDef;
 340
 341 typedef struct
 342 {
 343   __IO uint32_t CSR;    /*!< ADC Common status register,                  Address offset: ADC1 base address + 0x300 */
 344   __IO uint32_t CCR;    /*!< ADC common control register,                 Address offset: ADC1 base address + 0x304 */
 345   __IO uint32_t CDR;    /*!< ADC common regular data register for dual
 346                              AND triple modes,                            Address offset: ADC1 base address + 0x308 */
 347 } ADC_Common_TypeDef;
 348
 349
 350 /**
 351   * @brief Controller Area Network TxMailBox
 352   */
 353
 354 typedef struct
 355 {
 356   __IO uint32_t TIR;  /*!< CAN TX mailbox identifier register */
 357   __IO uint32_t TDTR; /*!< CAN mailbox data length control and time stamp register */
 358   __IO uint32_t TDLR; /*!< CAN mailbox data low register */
 359   __IO uint32_t TDHR; /*!< CAN mailbox data high register */
 360 } CAN_TxMailBox_TypeDef;
 361
 362 /**
 363   * @brief Controller Area Network FIFOMailBox
 364   */
 365
 366 typedef struct
 367 {
 368   __IO uint32_t RIR;  /*!< CAN receive FIFO mailbox identifier register */
 369   __IO uint32_t RDTR; /*!< CAN receive FIFO mailbox data length control and time stamp register */
 370   __IO uint32_t RDLR; /*!< CAN receive FIFO mailbox data low register */
 371   __IO uint32_t RDHR; /*!< CAN receive FIFO mailbox data high register */
 372 } CAN_FIFOMailBox_TypeDef;
 373
 374 /**
 375   * @brief Controller Area Network FilterRegister
 376   */
 377
 378 typedef struct
 379 {
 380   __IO uint32_t FR1; /*!< CAN Filter bank register 1 */
 381   __IO uint32_t FR2; /*!< CAN Filter bank register 1 */
 382 } CAN_FilterRegister_TypeDef;
 383
 384 /**
 385   * @brief Controller Area Network
 386   */
 387
 388 typedef struct
 389 {
 390   __IO uint32_t              MCR;                 /*!< CAN master control register,         Address offset: 0x00          */
 391   __IO uint32_t              MSR;                 /*!< CAN master status register,          Address offset: 0x04          */
 392   __IO uint32_t              TSR;                 /*!< CAN transmit status register,        Address offset: 0x08          */
 393   __IO uint32_t              RF0R;                /*!< CAN receive FIFO 0 register,         Address offset: 0x0C          */
 394   __IO uint32_t              RF1R;                /*!< CAN receive FIFO 1 register,         Address offset: 0x10          */
 395   __IO uint32_t              IER;                 /*!< CAN interrupt enable register,       Address offset: 0x14          */
 396   __IO uint32_t              ESR;                 /*!< CAN error status register,           Address offset: 0x18          */
 397   __IO uint32_t              BTR;                 /*!< CAN bit timing register,             Address offset: 0x1C          */
 398   uint32_t                   RESERVED0[88];       /*!< Reserved, 0x020 - 0x17F                                            */
 399   CAN_TxMailBox_TypeDef      sTxMailBox[3];       /*!< CAN Tx MailBox,                      Address offset: 0x180 - 0x1AC */
 400   CAN_FIFOMailBox_TypeDef    sFIFOMailBox[2];     /*!< CAN FIFO MailBox,                    Address offset: 0x1B0 - 0x1CC */
 401   uint32_t                   RESERVED1[12];       /*!< Reserved, 0x1D0 - 0x1FF                                            */
 402   __IO uint32_t              FMR;                 /*!< CAN filter master register,          Address offset: 0x200         */
 403   __IO uint32_t              FM1R;                /*!< CAN filter mode register,            Address offset: 0x204         */
 404   uint32_t                   RESERVED2;           /*!< Reserved, 0x208                                                    */
 405   __IO uint32_t              FS1R;                /*!< CAN filter scale register,           Address offset: 0x20C         */
 406   uint32_t                   RESERVED3;           /*!< Reserved, 0x210                                                    */
 407   __IO uint32_t              FFA1R;               /*!< CAN filter FIFO assignment register, Address offset: 0x214         */
 408   uint32_t                   RESERVED4;           /*!< Reserved, 0x218                                                    */
 409   __IO uint32_t              FA1R;                /*!< CAN filter activation register,      Address offset: 0x21C         */
 410   uint32_t                   RESERVED5[8];        /*!< Reserved, 0x220-0x23F                                              */
 411   CAN_FilterRegister_TypeDef sFilterRegister[28]; /*!< CAN Filter Register,                 Address offset: 0x240-0x31C   */
 412 } CAN_TypeDef;
 413
 414 /**
 415   * @brief CRC calculation unit
 416   */
 417
 418 typedef struct
 419 {
 420   __IO uint32_t DR;         /*!< CRC Data register,             Address offset: 0x00 */
 421   __IO uint8_t  IDR;        /*!< CRC Independent data register, Address offset: 0x04 */
 422   uint8_t       RESERVED0;  /*!< Reserved, 0x05                                      */
 423   uint16_t      RESERVED1;  /*!< Reserved, 0x06                                      */
 424   __IO uint32_t CR;         /*!< CRC Control register,          Address offset: 0x08 */
 425 } CRC_TypeDef;
 426
 427 /**
 428   * @brief Digital to Analog Converter
 429   */
 430
 431 typedef struct
 432 {
 433   __IO uint32_t CR;       /*!< DAC control register,                                    Address offset: 0x00 */
 434   __IO uint32_t SWTRIGR;  /*!< DAC software trigger register,                           Address offset: 0x04 */
 435   __IO uint32_t DHR12R1;  /*!< DAC channel1 12-bit right-aligned data holding register, Address offset: 0x08 */
 436   __IO uint32_t DHR12L1;  /*!< DAC channel1 12-bit left aligned data holding register,  Address offset: 0x0C */
 437   __IO uint32_t DHR8R1;   /*!< DAC channel1 8-bit right aligned data holding register,  Address offset: 0x10 */
 438   __IO uint32_t DHR12R2;  /*!< DAC channel2 12-bit right aligned data holding register, Address offset: 0x14 */
 439   __IO uint32_t DHR12L2;  /*!< DAC channel2 12-bit left aligned data holding register,  Address offset: 0x18 */
 440   __IO uint32_t DHR8R2;   /*!< DAC channel2 8-bit right-aligned data holding register,  Address offset: 0x1C */
 441   __IO uint32_t DHR12RD;  /*!< Dual DAC 12-bit right-aligned data holding register,     Address offset: 0x20 */
 442   __IO uint32_t DHR12LD;  /*!< DUAL DAC 12-bit left aligned data holding register,      Address offset: 0x24 */
 443   __IO uint32_t DHR8RD;   /*!< DUAL DAC 8-bit right aligned data holding register,      Address offset: 0x28 */
 444   __IO uint32_t DOR1;     /*!< DAC channel1 data output register,                       Address offset: 0x2C */
 445   __IO uint32_t DOR2;     /*!< DAC channel2 data output register,                       Address offset: 0x30 */
 446   __IO uint32_t SR;       /*!< DAC status register,                                     Address offset: 0x34 */
 447 } DAC_TypeDef;
 448
 449 /**
 450   * @brief Debug MCU
 451   */
 452
 453 typedef struct
 454 {
 455   __IO uint32_t IDCODE;  /*!< MCU device ID code,               Address offset: 0x00 */
 456   __IO uint32_t CR;      /*!< Debug MCU configuration register, Address offset: 0x04 */
 457   __IO uint32_t APB1FZ;  /*!< Debug MCU APB1 freeze register,   Address offset: 0x08 */
 458   __IO uint32_t APB2FZ;  /*!< Debug MCU APB2 freeze register,   Address offset: 0x0C */
 459 }DBGMCU_TypeDef;
 460
 461 /**
 462   * @brief DCMI
 463   */
 464
 465 typedef struct
 466 {
 467   __IO uint32_t CR;       /*!< DCMI control register 1,                       Address offset: 0x00 */
 468   __IO uint32_t SR;       /*!< DCMI status register,                          Address offset: 0x04 */
 469   __IO uint32_t RISR;     /*!< DCMI raw interrupt status register,            Address offset: 0x08 */
 470   __IO uint32_t IER;      /*!< DCMI interrupt enable register,                Address offset: 0x0C */
 471   __IO uint32_t MISR;     /*!< DCMI masked interrupt status register,         Address offset: 0x10 */
 472   __IO uint32_t ICR;      /*!< DCMI interrupt clear register,                 Address offset: 0x14 */
 473   __IO uint32_t ESCR;     /*!< DCMI embedded synchronization code register,   Address offset: 0x18 */
 474   __IO uint32_t ESUR;     /*!< DCMI embedded synchronization unmask register, Address offset: 0x1C */
 475   __IO uint32_t CWSTRTR;  /*!< DCMI crop window start,                        Address offset: 0x20 */
 476   __IO uint32_t CWSIZER;  /*!< DCMI crop window size,                         Address offset: 0x24 */
 477   __IO uint32_t DR;       /*!< DCMI data register,                            Address offset: 0x28 */
 478 } DCMI_TypeDef;
 479
 480 /**
 481   * @brief DMA Controller
 482   */
 483
 484 typedef struct
 485 {
 486   __IO uint32_t CR;     /*!< DMA stream x configuration register      */
 487   __IO uint32_t NDTR;   /*!< DMA stream x number of data register     */
 488   __IO uint32_t PAR;    /*!< DMA stream x peripheral address register */
 489   __IO uint32_t M0AR;   /*!< DMA stream x memory 0 address register   */
 490   __IO uint32_t M1AR;   /*!< DMA stream x memory 1 address register   */
 491   __IO uint32_t FCR;    /*!< DMA stream x FIFO control register       */
 492 } DMA_Stream_TypeDef;
 493
 494 typedef struct
 495 {
 496   __IO uint32_t LISR;   /*!< DMA low interrupt status register,      Address offset: 0x00 */
 497   __IO uint32_t HISR;   /*!< DMA high interrupt status register,     Address offset: 0x04 */
 498   __IO uint32_t LIFCR;  /*!< DMA low interrupt flag clear register,  Address offset: 0x08 */
 499   __IO uint32_t HIFCR;  /*!< DMA high interrupt flag clear register, Address offset: 0x0C */
 500 } DMA_TypeDef;
 501
 502 /**
 503   * @brief Ethernet MAC
 504   */
 505
 506 typedef struct
 507 {
 508   __IO uint32_t MACCR;
 509   __IO uint32_t MACFFR;
 510   __IO uint32_t MACHTHR;
 511   __IO uint32_t MACHTLR;
 512   __IO uint32_t MACMIIAR;
 513   __IO uint32_t MACMIIDR;
 514   __IO uint32_t MACFCR;
 515   __IO uint32_t MACVLANTR;             /*    8 */
 516   uint32_t      RESERVED0[2];
 517   __IO uint32_t MACRWUFFR;             /*   11 */
 518   __IO uint32_t MACPMTCSR;
 519   uint32_t      RESERVED1[2];
 520   __IO uint32_t MACSR;                 /*   15 */
 521   __IO uint32_t MACIMR;
 522   __IO uint32_t MACA0HR;
 523   __IO uint32_t MACA0LR;
 524   __IO uint32_t MACA1HR;
 525   __IO uint32_t MACA1LR;
 526   __IO uint32_t MACA2HR;
 527   __IO uint32_t MACA2LR;
 528   __IO uint32_t MACA3HR;
 529   __IO uint32_t MACA3LR;               /*   24 */
 530   uint32_t      RESERVED2[40];
 531   __IO uint32_t MMCCR;                 /*   65 */
 532   __IO uint32_t MMCRIR;
 533   __IO uint32_t MMCTIR;
 534   __IO uint32_t MMCRIMR;
 535   __IO uint32_t MMCTIMR;               /*   69 */
 536   uint32_t      RESERVED3[14];
 537   __IO uint32_t MMCTGFSCCR;            /*   84 */
 538   __IO uint32_t MMCTGFMSCCR;
 539   uint32_t      RESERVED4[5];
 540   __IO uint32_t MMCTGFCR;
 541   uint32_t      RESERVED5[10];
 542   __IO uint32_t MMCRFCECR;
 543   __IO uint32_t MMCRFAECR;
 544   uint32_t      RESERVED6[10];
 545   __IO uint32_t MMCRGUFCR;
 546   uint32_t      RESERVED7[334];
 547   __IO uint32_t PTPTSCR;
 548   __IO uint32_t PTPSSIR;
 549   __IO uint32_t PTPTSHR;
 550   __IO uint32_t PTPTSLR;
 551   __IO uint32_t PTPTSHUR;
 552   __IO uint32_t PTPTSLUR;
 553   __IO uint32_t PTPTSAR;
 554   __IO uint32_t PTPTTHR;
 555   __IO uint32_t PTPTTLR;
 556   __IO uint32_t RESERVED8;
 557   __IO uint32_t PTPTSSR;
 558   uint32_t      RESERVED9[565];
 559   __IO uint32_t DMABMR;
 560   __IO uint32_t DMATPDR;
 561   __IO uint32_t DMARPDR;
 562   __IO uint32_t DMARDLAR;
 563   __IO uint32_t DMATDLAR;
 564   __IO uint32_t DMASR;
 565   __IO uint32_t DMAOMR;
 566   __IO uint32_t DMAIER;
 567   __IO uint32_t DMAMFBOCR;
 568   __IO uint32_t DMARSWTR;
 569   uint32_t      RESERVED10[8];
 570   __IO uint32_t DMACHTDR;
 571   __IO uint32_t DMACHRDR;
 572   __IO uint32_t DMACHTBAR;
 573   __IO uint32_t DMACHRBAR;
 574 } ETH_TypeDef;
 575
 576 /**
 577   * @brief External Interrupt/Event Controller
 578   */
 579
 580 typedef struct
 581 {
 582   __IO uint32_t IMR;    /*!< EXTI Interrupt mask register,            Address offset: 0x00 */
 583   __IO uint32_t EMR;    /*!< EXTI Event mask register,                Address offset: 0x04 */
 584   __IO uint32_t RTSR;   /*!< EXTI Rising trigger selection register,  Address offset: 0x08 */
 585   __IO uint32_t FTSR;   /*!< EXTI Falling trigger selection register, Address offset: 0x0C */
 586   __IO uint32_t SWIER;  /*!< EXTI Software interrupt event register,  Address offset: 0x10 */
 587   __IO uint32_t PR;     /*!< EXTI Pending register,                   Address offset: 0x14 */
 588 } EXTI_TypeDef;
 589
 590 /**
 591   * @brief FLASH Registers
 592   */
 593
 594 typedef struct
 595 {
 596   __IO uint32_t ACR;      /*!< FLASH access control register, Address offset: 0x00 */
 597   __IO uint32_t KEYR;     /*!< FLASH key register,            Address offset: 0x04 */
 598   __IO uint32_t OPTKEYR;  /*!< FLASH option key register,     Address offset: 0x08 */
 599   __IO uint32_t SR;       /*!< FLASH status register,         Address offset: 0x0C */
 600   __IO uint32_t CR;       /*!< FLASH control register,        Address offset: 0x10 */
 601   __IO uint32_t OPTCR;    /*!< FLASH option control register, Address offset: 0x14 */
 602 } FLASH_TypeDef;
 603
 604 /**
 605   * @brief Flexible Static Memory Controller
 606   */
 607
 608 typedef struct
 609 {
 610   __IO uint32_t BTCR[8];    /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */
 611 } FSMC_Bank1_TypeDef;
 612
 613 /**
 614   * @brief Flexible Static Memory Controller Bank1E
 615   */
 616
 617 typedef struct
 618 {
 619   __IO uint32_t BWTR[7];    /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */
 620 } FSMC_Bank1E_TypeDef;
 621
 622 /**
 623   * @brief Flexible Static Memory Controller Bank2
 624   */
 625
 626 typedef struct
 627 {
 628   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
 629   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
 630   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
 631   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
 632   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
 633   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
 634 } FSMC_Bank2_TypeDef;
 635
 636 /**
 637   * @brief Flexible Static Memory Controller Bank3
 638   */
 639
 640 typedef struct
 641 {
 642   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
 643   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
 644   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
 645   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
 646   uint32_t      RESERVED0;  /*!< Reserved, 0x90                                                            */
 647   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
 648 } FSMC_Bank3_TypeDef;
 649
 650 /**
 651   * @brief Flexible Static Memory Controller Bank4
 652   */
 653
 654 typedef struct
 655 {
 656   __IO uint32_t PCR4;       /*!< PC Card  control register 4,                       Address offset: 0xA0 */
 657   __IO uint32_t SR4;        /*!< PC Card  FIFO status and interrupt register 4,     Address offset: 0xA4 */
 658   __IO uint32_t PMEM4;      /*!< PC Card  Common memory space timing register 4,    Address offset: 0xA8 */
 659   __IO uint32_t PATT4;      /*!< PC Card  Attribute memory space timing register 4, Address offset: 0xAC */
 660   __IO uint32_t PIO4;       /*!< PC Card  I/O space timing register 4,              Address offset: 0xB0 */
 661 } FSMC_Bank4_TypeDef;
 662
 663 /**
 664   * @brief General Purpose I/O
 665   */
 666
 667 typedef struct
 668 {
 669   __IO uint32_t MODER;    /*!< GPIO port mode register,               Address offset: 0x00      */
 670   __IO uint32_t OTYPER;   /*!< GPIO port output type register,        Address offset: 0x04      */
 671   __IO uint32_t OSPEEDR;  /*!< GPIO port output speed register,       Address offset: 0x08      */
 672   __IO uint32_t PUPDR;    /*!< GPIO port pull-up/pull-down register,  Address offset: 0x0C      */
 673   __IO uint32_t IDR;      /*!< GPIO port input data register,         Address offset: 0x10      */
 674   __IO uint32_t ODR;      /*!< GPIO port output data register,        Address offset: 0x14      */
 675   __IO uint16_t BSRRL;    /*!< GPIO port bit set/reset low register,  Address offset: 0x18      */
 676   __IO uint16_t BSRRH;    /*!< GPIO port bit set/reset high register, Address offset: 0x1A      */
 677   __IO uint32_t LCKR;     /*!< GPIO port configuration lock register, Address offset: 0x1C      */
 678   __IO uint32_t AFR[2];   /*!< GPIO alternate function registers,     Address offset: 0x20-0x24 */
 679 } GPIO_TypeDef;
 680
 681 /**
 682   * @brief System configuration controller
 683   */
 684
 685 typedef struct
 686 {
 687   __IO uint32_t MEMRMP;       /*!< SYSCFG memory remap register,                      Address offset: 0x00      */
 688   __IO uint32_t PMC;          /*!< SYSCFG peripheral mode configuration register,     Address offset: 0x04      */
 689   __IO uint32_t EXTICR[4];    /*!< SYSCFG external interrupt configuration registers, Address offset: 0x08-0x14 */
 690   uint32_t      RESERVED[2];  /*!< Reserved, 0x18-0x1C                                                          */
 691   __IO uint32_t CMPCR;        /*!< SYSCFG Compensation cell control register,         Address offset: 0x20      */
 692 } SYSCFG_TypeDef;
 693
 694 /**
 695   * @brief Inter-integrated Circuit Interface
 696   */
 697
 698 typedef struct
 699 {
 700   __IO uint16_t CR1;        /*!< I2C Control register 1,     Address offset: 0x00 */
 701   uint16_t      RESERVED0;  /*!< Reserved, 0x02                                   */
 702   __IO uint16_t CR2;        /*!< I2C Control register 2,     Address offset: 0x04 */
 703   uint16_t      RESERVED1;  /*!< Reserved, 0x06                                   */
 704   __IO uint16_t OAR1;       /*!< I2C Own address register 1, Address offset: 0x08 */
 705   uint16_t      RESERVED2;  /*!< Reserved, 0x0A                                   */
 706   __IO uint16_t OAR2;       /*!< I2C Own address register 2, Address offset: 0x0C */
 707   uint16_t      RESERVED3;  /*!< Reserved, 0x0E                                   */
 708   __IO uint16_t DR;         /*!< I2C Data register,          Address offset: 0x10 */
 709   uint16_t      RESERVED4;  /*!< Reserved, 0x12                                   */
 710   __IO uint16_t SR1;        /*!< I2C Status register 1,      Address offset: 0x14 */
 711   uint16_t      RESERVED5;  /*!< Reserved, 0x16                                   */
 712   __IO uint16_t SR2;        /*!< I2C Status register 2,      Address offset: 0x18 */
 713   uint16_t      RESERVED6;  /*!< Reserved, 0x1A                                   */
 714   __IO uint16_t CCR;        /*!< I2C Clock control register, Address offset: 0x1C */
 715   uint16_t      RESERVED7;  /*!< Reserved, 0x1E                                   */
 716   __IO uint16_t TRISE;      /*!< I2C TRISE register,         Address offset: 0x20 */
 717   uint16_t      RESERVED8;  /*!< Reserved, 0x22                                   */
 718 } I2C_TypeDef;
 719
 720 /**
 721   * @brief Independent WATCHDOG
 722   */
 723
 724 typedef struct
 725 {
 726   __IO uint32_t KR;   /*!< IWDG Key register,       Address offset: 0x00 */
 727   __IO uint32_t PR;   /*!< IWDG Prescaler register, Address offset: 0x04 */
 728   __IO uint32_t RLR;  /*!< IWDG Reload register,    Address offset: 0x08 */
 729   __IO uint32_t SR;   /*!< IWDG Status register,    Address offset: 0x0C */
 730 } IWDG_TypeDef;
 731
 732 /**
 733   * @brief Power Control
 734   */
 735
 736 typedef struct
 737 {
 738   __IO uint32_t CR;   /*!< PWR power control register,        Address offset: 0x00 */
 739   __IO uint32_t CSR;  /*!< PWR power control/status register, Address offset: 0x04 */
 740 } PWR_TypeDef;
 741
 742 /**
 743   * @brief Reset and Clock Control
 744   */
 745
 746 typedef struct
 747 {
 748   __IO uint32_t CR;            /*!< RCC clock control register,                                  Address offset: 0x00 */
 749   __IO uint32_t PLLCFGR;       /*!< RCC PLL configuration register,                              Address offset: 0x04 */
 750   __IO uint32_t CFGR;          /*!< RCC clock configuration register,                            Address offset: 0x08 */
 751   __IO uint32_t CIR;           /*!< RCC clock interrupt register,                                Address offset: 0x0C */
 752   __IO uint32_t AHB1RSTR;      /*!< RCC AHB1 peripheral reset register,                          Address offset: 0x10 */
 753   __IO uint32_t AHB2RSTR;      /*!< RCC AHB2 peripheral reset register,                          Address offset: 0x14 */
 754   __IO uint32_t AHB3RSTR;      /*!< RCC AHB3 peripheral reset register,                          Address offset: 0x18 */
 755   uint32_t      RESERVED0;     /*!< Reserved, 0x1C                                                                    */
 756   __IO uint32_t APB1RSTR;      /*!< RCC APB1 peripheral reset register,                          Address offset: 0x20 */
 757   __IO uint32_t APB2RSTR;      /*!< RCC APB2 peripheral reset register,                          Address offset: 0x24 */
 758   uint32_t      RESERVED1[2];  /*!< Reserved, 0x28-0x2C                                                               */
 759   __IO uint32_t AHB1ENR;       /*!< RCC AHB1 peripheral clock register,                          Address offset: 0x30 */
 760   __IO uint32_t AHB2ENR;       /*!< RCC AHB2 peripheral clock register,                          Address offset: 0x34 */
 761   __IO uint32_t AHB3ENR;       /*!< RCC AHB3 peripheral clock register,                          Address offset: 0x38 */
 762   uint32_t      RESERVED2;     /*!< Reserved, 0x3C                                                                    */
 763   __IO uint32_t APB1ENR;       /*!< RCC APB1 peripheral clock enable register,                   Address offset: 0x40 */
 764   __IO uint32_t APB2ENR;       /*!< RCC APB2 peripheral clock enable register,                   Address offset: 0x44 */
 765   uint32_t      RESERVED3[2];  /*!< Reserved, 0x48-0x4C                                                               */
 766   __IO uint32_t AHB1LPENR;     /*!< RCC AHB1 peripheral clock enable in low power mode register, Address offset: 0x50 */
 767   __IO uint32_t AHB2LPENR;     /*!< RCC AHB2 peripheral clock enable in low power mode register, Address offset: 0x54 */
 768   __IO uint32_t AHB3LPENR;     /*!< RCC AHB3 peripheral clock enable in low power mode register, Address offset: 0x58 */
 769   uint32_t      RESERVED4;     /*!< Reserved, 0x5C                                                                    */
 770   __IO uint32_t APB1LPENR;     /*!< RCC APB1 peripheral clock enable in low power mode register, Address offset: 0x60 */
 771   __IO uint32_t APB2LPENR;     /*!< RCC APB2 peripheral clock enable in low power mode register, Address offset: 0x64 */
 772   uint32_t      RESERVED5[2];  /*!< Reserved, 0x68-0x6C                                                               */
 773   __IO uint32_t BDCR;          /*!< RCC Backup domain control register,                          Address offset: 0x70 */
 774   __IO uint32_t CSR;           /*!< RCC clock control & status register,                         Address offset: 0x74 */
 775   uint32_t      RESERVED6[2];  /*!< Reserved, 0x78-0x7C                                                               */
 776   __IO uint32_t SSCGR;         /*!< RCC spread spectrum clock generation register,               Address offset: 0x80 */
 777   __IO uint32_t PLLI2SCFGR;    /*!< RCC PLLI2S configuration register,                           Address offset: 0x84 */
 778 } RCC_TypeDef;
 779
 780 /**
 781   * @brief Real-Time Clock
 782   */
 783
 784 typedef struct
 785 {
 786   __IO uint32_t TR;      /*!< RTC time register,                                        Address offset: 0x00 */
 787   __IO uint32_t DR;      /*!< RTC date register,                                        Address offset: 0x04 */
 788   __IO uint32_t CR;      /*!< RTC control register,                                     Address offset: 0x08 */
 789   __IO uint32_t ISR;     /*!< RTC initialization and status register,                   Address offset: 0x0C */
 790   __IO uint32_t PRER;    /*!< RTC prescaler register,                                   Address offset: 0x10 */
 791   __IO uint32_t WUTR;    /*!< RTC wakeup timer register,                                Address offset: 0x14 */
 792   __IO uint32_t CALIBR;  /*!< RTC calibration register,                                 Address offset: 0x18 */
 793   __IO uint32_t ALRMAR;  /*!< RTC alarm A register,                                     Address offset: 0x1C */
 794   __IO uint32_t ALRMBR;  /*!< RTC alarm B register,                                     Address offset: 0x20 */
 795   __IO uint32_t WPR;     /*!< RTC write protection register,                            Address offset: 0x24 */
 796   __IO uint32_t SSR;     /*!< RTC sub second register,                                  Address offset: 0x28 */
 797   __IO uint32_t SHIFTR;  /*!< RTC shift control register,                               Address offset: 0x2C */
 798   __IO uint32_t TSTR;    /*!< RTC time stamp time register,                             Address offset: 0x30 */
 799   __IO uint32_t TSDR;    /*!< RTC time stamp date register,                             Address offset: 0x34 */
 800   __IO uint32_t TSSSR;   /*!< RTC time-stamp sub second register,                       Address offset: 0x38 */
 801   __IO uint32_t CALR;    /*!< RTC calibration register,                                 Address offset: 0x3C */
 802   __IO uint32_t TAFCR;   /*!< RTC tamper and alternate function configuration register, Address offset: 0x40 */
 803   __IO uint32_t ALRMASSR;/*!< RTC alarm A sub second register,                          Address offset: 0x44 */
 804   __IO uint32_t ALRMBSSR;/*!< RTC alarm B sub second register,                          Address offset: 0x48 */
 805   uint32_t RESERVED7;    /*!< Reserved, 0x4C                                                                 */
 806   __IO uint32_t BKP0R;   /*!< RTC backup register 1,                                    Address offset: 0x50 */
 807   __IO uint32_t BKP1R;   /*!< RTC backup register 1,                                    Address offset: 0x54 */
 808   __IO uint32_t BKP2R;   /*!< RTC backup register 2,                                    Address offset: 0x58 */
 809   __IO uint32_t BKP3R;   /*!< RTC backup register 3,                                    Address offset: 0x5C */
 810   __IO uint32_t BKP4R;   /*!< RTC backup register 4,                                    Address offset: 0x60 */
 811   __IO uint32_t BKP5R;   /*!< RTC backup register 5,                                    Address offset: 0x64 */
 812   __IO uint32_t BKP6R;   /*!< RTC backup register 6,                                    Address offset: 0x68 */
 813   __IO uint32_t BKP7R;   /*!< RTC backup register 7,                                    Address offset: 0x6C */
 814   __IO uint32_t BKP8R;   /*!< RTC backup register 8,                                    Address offset: 0x70 */
 815   __IO uint32_t BKP9R;   /*!< RTC backup register 9,                                    Address offset: 0x74 */
 816   __IO uint32_t BKP10R;  /*!< RTC backup register 10,                                   Address offset: 0x78 */
 817   __IO uint32_t BKP11R;  /*!< RTC backup register 11,                                   Address offset: 0x7C */
 818   __IO uint32_t BKP12R;  /*!< RTC backup register 12,                                   Address offset: 0x80 */
 819   __IO uint32_t BKP13R;  /*!< RTC backup register 13,                                   Address offset: 0x84 */
 820   __IO uint32_t BKP14R;  /*!< RTC backup register 14,                                   Address offset: 0x88 */
 821   __IO uint32_t BKP15R;  /*!< RTC backup register 15,                                   Address offset: 0x8C */
 822   __IO uint32_t BKP16R;  /*!< RTC backup register 16,                                   Address offset: 0x90 */
 823   __IO uint32_t BKP17R;  /*!< RTC backup register 17,                                   Address offset: 0x94 */
 824   __IO uint32_t BKP18R;  /*!< RTC backup register 18,                                   Address offset: 0x98 */
 825   __IO uint32_t BKP19R;  /*!< RTC backup register 19,                                   Address offset: 0x9C */
 826 } RTC_TypeDef;
 827
 828 /**
 829   * @brief SD host Interface
 830   */
 831
 832 typedef struct
 833 {
 834   __IO uint32_t POWER;          /*!< SDIO power control register,    Address offset: 0x00 */
 835   __IO uint32_t CLKCR;          /*!< SDI clock control register,     Address offset: 0x04 */
 836   __IO uint32_t ARG;            /*!< SDIO argument register,         Address offset: 0x08 */
 837   __IO uint32_t CMD;            /*!< SDIO command register,          Address offset: 0x0C */
 838   __I uint32_t  RESPCMD;        /*!< SDIO command response register, Address offset: 0x10 */
 839   __I uint32_t  RESP1;          /*!< SDIO response 1 register,       Address offset: 0x14 */
 840   __I uint32_t  RESP2;          /*!< SDIO response 2 register,       Address offset: 0x18 */
 841   __I uint32_t  RESP3;          /*!< SDIO response 3 register,       Address offset: 0x1C */
 842   __I uint32_t  RESP4;          /*!< SDIO response 4 register,       Address offset: 0x20 */
 843   __IO uint32_t DTIMER;         /*!< SDIO data timer register,       Address offset: 0x24 */
 844   __IO uint32_t DLEN;           /*!< SDIO data length register,      Address offset: 0x28 */
 845   __IO uint32_t DCTRL;          /*!< SDIO data control register,     Address offset: 0x2C */
 846   __I uint32_t  DCOUNT;         /*!< SDIO data counter register,     Address offset: 0x30 */
 847   __I uint32_t  STA;            /*!< SDIO status register,           Address offset: 0x34 */
 848   __IO uint32_t ICR;            /*!< SDIO interrupt clear register,  Address offset: 0x38 */
 849   __IO uint32_t MASK;           /*!< SDIO mask register,             Address offset: 0x3C */
 850   uint32_t      RESERVED0[2];   /*!< Reserved, 0x40-0x44                                  */
 851   __I uint32_t  FIFOCNT;        /*!< SDIO FIFO counter register,     Address offset: 0x48 */
 852   uint32_t      RESERVED1[13];  /*!< Reserved, 0x4C-0x7C                                  */
 853   __IO uint32_t FIFO;           /*!< SDIO data FIFO register,        Address offset: 0x80 */
 854 } SDIO_TypeDef;
 855
 856 /**
 857   * @brief Serial Peripheral Interface
 858   */
 859
 860 typedef struct
 861 {
 862   __IO uint16_t CR1;        /*!< SPI control register 1 (not used in I2S mode),      Address offset: 0x00 */
 863   uint16_t      RESERVED0;  /*!< Reserved, 0x02                                                           */
 864   __IO uint16_t CR2;        /*!< SPI control register 2,                             Address offset: 0x04 */
 865   uint16_t      RESERVED1;  /*!< Reserved, 0x06                                                           */
 866   __IO uint16_t SR;         /*!< SPI status register,                                Address offset: 0x08 */
 867   uint16_t      RESERVED2;  /*!< Reserved, 0x0A                                                           */
 868   __IO uint16_t DR;         /*!< SPI data register,                                  Address offset: 0x0C */
 869   uint16_t      RESERVED3;  /*!< Reserved, 0x0E                                                           */
 870   __IO uint16_t CRCPR;      /*!< SPI CRC polynomial register (not used in I2S mode), Address offset: 0x10 */
 871   uint16_t      RESERVED4;  /*!< Reserved, 0x12                                                           */
 872   __IO uint16_t RXCRCR;     /*!< SPI RX CRC register (not used in I2S mode),         Address offset: 0x14 */
 873   uint16_t      RESERVED5;  /*!< Reserved, 0x16                                                           */
 874   __IO uint16_t TXCRCR;     /*!< SPI TX CRC register (not used in I2S mode),         Address offset: 0x18 */
 875   uint16_t      RESERVED6;  /*!< Reserved, 0x1A                                                           */
 876   __IO uint16_t I2SCFGR;    /*!< SPI_I2S configuration register,                     Address offset: 0x1C */
 877   uint16_t      RESERVED7;  /*!< Reserved, 0x1E                                                           */
 878   __IO uint16_t I2SPR;      /*!< SPI_I2S prescaler register,                         Address offset: 0x20 */
 879   uint16_t      RESERVED8;  /*!< Reserved, 0x22                                                           */
 880 } SPI_TypeDef;
 881
 882 /**
 883   * @brief TIM
 884   */
 885
 886 typedef struct
 887 {
 888   __IO uint16_t CR1;         /*!< TIM control register 1,              Address offset: 0x00 */
 889   uint16_t      RESERVED0;   /*!< Reserved, 0x02                                            */
 890   __IO uint16_t CR2;         /*!< TIM control register 2,              Address offset: 0x04 */
 891   uint16_t      RESERVED1;   /*!< Reserved, 0x06                                            */
 892   __IO uint16_t SMCR;        /*!< TIM slave mode control register,     Address offset: 0x08 */
 893   uint16_t      RESERVED2;   /*!< Reserved, 0x0A                                            */
 894   __IO uint16_t DIER;        /*!< TIM DMA/interrupt enable register,   Address offset: 0x0C */
 895   uint16_t      RESERVED3;   /*!< Reserved, 0x0E                                            */
 896   __IO uint16_t SR;          /*!< TIM status register,                 Address offset: 0x10 */
 897   uint16_t      RESERVED4;   /*!< Reserved, 0x12                                            */
 898   __IO uint16_t EGR;         /*!< TIM event generation register,       Address offset: 0x14 */
 899   uint16_t      RESERVED5;   /*!< Reserved, 0x16                                            */
 900   __IO uint16_t CCMR1;       /*!< TIM capture/compare mode register 1, Address offset: 0x18 */
 901   uint16_t      RESERVED6;   /*!< Reserved, 0x1A                                            */
 902   __IO uint16_t CCMR2;       /*!< TIM capture/compare mode register 2, Address offset: 0x1C */
 903   uint16_t      RESERVED7;   /*!< Reserved, 0x1E                                            */
 904   __IO uint16_t CCER;        /*!< TIM capture/compare enable register, Address offset: 0x20 */
 905   uint16_t      RESERVED8;   /*!< Reserved, 0x22                                            */
 906   __IO uint32_t CNT;         /*!< TIM counter register,                Address offset: 0x24 */
 907   __IO uint16_t PSC;         /*!< TIM prescaler,                       Address offset: 0x28 */
 908   uint16_t      RESERVED9;   /*!< Reserved, 0x2A                                            */
 909   __IO uint32_t ARR;         /*!< TIM auto-reload register,            Address offset: 0x2C */
 910   __IO uint16_t RCR;         /*!< TIM repetition counter register,     Address offset: 0x30 */
 911   uint16_t      RESERVED10;  /*!< Reserved, 0x32                                            */
 912   __IO uint32_t CCR1;        /*!< TIM capture/compare register 1,      Address offset: 0x34 */
 913   __IO uint32_t CCR2;        /*!< TIM capture/compare register 2,      Address offset: 0x38 */
 914   __IO uint32_t CCR3;        /*!< TIM capture/compare register 3,      Address offset: 0x3C */
 915   __IO uint32_t CCR4;        /*!< TIM capture/compare register 4,      Address offset: 0x40 */
 916   __IO uint16_t BDTR;        /*!< TIM break and dead-time register,    Address offset: 0x44 */
 917   uint16_t      RESERVED11;  /*!< Reserved, 0x46                                            */
 918   __IO uint16_t DCR;         /*!< TIM DMA control register,            Address offset: 0x48 */
 919   uint16_t      RESERVED12;  /*!< Reserved, 0x4A                                            */
 920   __IO uint16_t DMAR;        /*!< TIM DMA address for full transfer,   Address offset: 0x4C */
 921   uint16_t      RESERVED13;  /*!< Reserved, 0x4E                                            */
 922   __IO uint16_t OR;          /*!< TIM option register,                 Address offset: 0x50 */
 923   uint16_t      RESERVED14;  /*!< Reserved, 0x52                                            */
 924 } TIM_TypeDef;
 925
 926 /**
 927   * @brief Universal Synchronous Asynchronous Receiver Transmitter
 928   */
 929
 930 typedef struct
 931 {
 932   __IO uint16_t SR;         /*!< USART Status register,                   Address offset: 0x00 */
 933   uint16_t      RESERVED0;  /*!< Reserved, 0x02                                                */
 934   __IO uint16_t DR;         /*!< USART Data register,                     Address offset: 0x04 */
 935   uint16_t      RESERVED1;  /*!< Reserved, 0x06                                                */
 936   __IO uint16_t BRR;        /*!< USART Baud rate register,                Address offset: 0x08 */
 937   uint16_t      RESERVED2;  /*!< Reserved, 0x0A                                                */
 938   __IO uint16_t CR1;        /*!< USART Control register 1,                Address offset: 0x0C */
 939   uint16_t      RESERVED3;  /*!< Reserved, 0x0E                                                */
 940   __IO uint16_t CR2;        /*!< USART Control register 2,                Address offset: 0x10 */
 941   uint16_t      RESERVED4;  /*!< Reserved, 0x12                                                */
 942   __IO uint16_t CR3;        /*!< USART Control register 3,                Address offset: 0x14 */
 943   uint16_t      RESERVED5;  /*!< Reserved, 0x16                                                */
 944   __IO uint16_t GTPR;       /*!< USART Guard time and prescaler register, Address offset: 0x18 */
 945   uint16_t      RESERVED6;  /*!< Reserved, 0x1A                                                */
 946 } USART_TypeDef;
 947
 948 /**
 949   * @brief Window WATCHDOG
 950   */
 951
 952 typedef struct
 953 {
 954   __IO uint32_t CR;   /*!< WWDG Control register,       Address offset: 0x00 */
 955   __IO uint32_t CFR;  /*!< WWDG Configuration register, Address offset: 0x04 */
 956   __IO uint32_t SR;   /*!< WWDG Status register,        Address offset: 0x08 */
 957 } WWDG_TypeDef;
 958
 959 /**
 960   * @brief Crypto Processor
 961   */
 962
 963 typedef struct
 964 {
 965   __IO uint32_t CR;     /*!< CRYP control register,                            Address offset: 0x00 */
 966   __IO uint32_t SR;     /*!< CRYP status register,                             Address offset: 0x04 */
 967   __IO uint32_t DR;     /*!< CRYP data input register,                         Address offset: 0x08 */
 968   __IO uint32_t DOUT;   /*!< CRYP data output register,                        Address offset: 0x0C */
 969   __IO uint32_t DMACR;  /*!< CRYP DMA control register,                        Address offset: 0x10 */
 970   __IO uint32_t IMSCR;  /*!< CRYP interrupt mask set/clear register,           Address offset: 0x14 */
 971   __IO uint32_t RISR;   /*!< CRYP raw interrupt status register,               Address offset: 0x18 */
 972   __IO uint32_t MISR;   /*!< CRYP masked interrupt status register,            Address offset: 0x1C */
 973   __IO uint32_t K0LR;   /*!< CRYP key left  register 0,                        Address offset: 0x20 */
 974   __IO uint32_t K0RR;   /*!< CRYP key right register 0,                        Address offset: 0x24 */
 975   __IO uint32_t K1LR;   /*!< CRYP key left  register 1,                        Address offset: 0x28 */
 976   __IO uint32_t K1RR;   /*!< CRYP key right register 1,                        Address offset: 0x2C */
 977   __IO uint32_t K2LR;   /*!< CRYP key left  register 2,                        Address offset: 0x30 */
 978   __IO uint32_t K2RR;   /*!< CRYP key right register 2,                        Address offset: 0x34 */
 979   __IO uint32_t K3LR;   /*!< CRYP key left  register 3,                        Address offset: 0x38 */
 980   __IO uint32_t K3RR;   /*!< CRYP key right register 3,                        Address offset: 0x3C */
 981   __IO uint32_t IV0LR;  /*!< CRYP initialization vector left-word  register 0, Address offset: 0x40 */
 982   __IO uint32_t IV0RR;  /*!< CRYP initialization vector right-word register 0, Address offset: 0x44 */
 983   __IO uint32_t IV1LR;  /*!< CRYP initialization vector left-word  register 1, Address offset: 0x48 */
 984   __IO uint32_t IV1RR;  /*!< CRYP initialization vector right-word register 1, Address offset: 0x4C */
 985 } CRYP_TypeDef;
 986
 987 /**
 988   * @brief HASH
 989   */
 990
 991 typedef struct
 992 {
 993   __IO uint32_t CR;        /*!< HASH control register,          Address offset: 0x00        */
 994   __IO uint32_t DIN;       /*!< HASH data input register,       Address offset: 0x04        */
 995   __IO uint32_t STR;       /*!< HASH start register,            Address offset: 0x08        */
 996   __IO uint32_t HR[5];     /*!< HASH digest registers,          Address offset: 0x0C-0x1C   */
 997   __IO uint32_t IMR;       /*!< HASH interrupt enable register, Address offset: 0x20        */
 998   __IO uint32_t SR;        /*!< HASH status register,           Address offset: 0x24        */
 999   uint32_t  RESERVED[52];  /*!< Reserved, 0x28-0xF4                                         */
1000   __IO uint32_t CSR[51];   /*!< HASH context swap registers,    Address offset: 0x0F8-0x1C0 */
1001 } HASH_TypeDef;
1002
1003 /**
1004   * @brief HASH
1005   */
1006
1007 typedef struct
1008 {
1009   __IO uint32_t CR;  /*!< RNG control register, Address offset: 0x00 */
1010   __IO uint32_t SR;  /*!< RNG status register,  Address offset: 0x04 */
1011   __IO uint32_t DR;  /*!< RNG data register,    Address offset: 0x08 */
1012 } RNG_TypeDef;
1013
1014 /**
1015   * @}
1016   */
1017
1018 /** @addtogroup Peripheral_memory_map
1019   * @{
1020   */
1021 #define FLASH_BASE            ((uint32_t)0x08000000) /*!< FLASH(up to 1 MB) base address in the alias region                         */
1022 #define CCMDATARAM_BASE       ((uint32_t)0x10000000) /*!< CCM(core coupled memory) data RAM(64 KB) base address in the alias region  */
1023 #define SRAM1_BASE            ((uint32_t)0x20000000) /*!< SRAM1(112 KB) base address in the alias region                             */
1024 #define SRAM2_BASE            ((uint32_t)0x2001C000) /*!< SRAM2(16 KB) base address in the alias region                              */
1025 #define PERIPH_BASE           ((uint32_t)0x40000000) /*!< Peripheral base address in the alias region                                */
1026 #define BKPSRAM_BASE          ((uint32_t)0x40024000) /*!< Backup SRAM(4 KB) base address in the alias region                         */
1027 #define FSMC_R_BASE           ((uint32_t)0xA0000000) /*!< FSMC registers base address                                                */
1028
1029 #define CCMDATARAM_BB_BASE    ((uint32_t)0x12000000) /*!< CCM(core coupled memory) data RAM(64 KB) base address in the bit-band region  */
1030 #define SRAM1_BB_BASE         ((uint32_t)0x22000000) /*!< SRAM1(112 KB) base address in the bit-band region                             */
1031 #define SRAM2_BB_BASE         ((uint32_t)0x2201C000) /*!< SRAM2(16 KB) base address in the bit-band region                              */
1032 #define PERIPH_BB_BASE        ((uint32_t)0x42000000) /*!< Peripheral base address in the bit-band region                                */
1033 #define BKPSRAM_BB_BASE       ((uint32_t)0x42024000) /*!< Backup SRAM(4 KB) base address in the bit-band region                         */
1034
1035 /* Legacy defines */
1036 #define SRAM_BASE             SRAM1_BASE
1037 #define SRAM_BB_BASE          SRAM1_BB_BASE
1038
1039
1040 /*!< Peripheral memory map */
1041 #define APB1PERIPH_BASE       PERIPH_BASE
1042 #define APB2PERIPH_BASE       (PERIPH_BASE + 0x00010000)
1043 #define AHB1PERIPH_BASE       (PERIPH_BASE + 0x00020000)
1044 #define AHB2PERIPH_BASE       (PERIPH_BASE + 0x10000000)
1045
1046 /*!< APB1 peripherals */
1047 #define TIM2_BASE             (APB1PERIPH_BASE + 0x0000)
1048 #define TIM3_BASE             (APB1PERIPH_BASE + 0x0400)
1049 #define TIM4_BASE             (APB1PERIPH_BASE + 0x0800)
1050 #define TIM5_BASE             (APB1PERIPH_BASE + 0x0C00)
1051 #define TIM6_BASE             (APB1PERIPH_BASE + 0x1000)
1052 #define TIM7_BASE             (APB1PERIPH_BASE + 0x1400)
1053 #define TIM12_BASE            (APB1PERIPH_BASE + 0x1800)
1054 #define TIM13_BASE            (APB1PERIPH_BASE + 0x1C00)
1055 #define TIM14_BASE            (APB1PERIPH_BASE + 0x2000)
1056 #define RTC_BASE              (APB1PERIPH_BASE + 0x2800)
1057 #define WWDG_BASE             (APB1PERIPH_BASE + 0x2C00)
1058 #define IWDG_BASE             (APB1PERIPH_BASE + 0x3000)
1059 #define I2S2ext_BASE          (APB1PERIPH_BASE + 0x3400)
1060 #define SPI2_BASE             (APB1PERIPH_BASE + 0x3800)
1061 #define SPI3_BASE             (APB1PERIPH_BASE + 0x3C00)
1062 #define I2S3ext_BASE          (APB1PERIPH_BASE + 0x4000)
1063 #define USART2_BASE           (APB1PERIPH_BASE + 0x4400)
1064 #define USART3_BASE           (APB1PERIPH_BASE + 0x4800)
1065 #define UART4_BASE            (APB1PERIPH_BASE + 0x4C00)
1066 #define UART5_BASE            (APB1PERIPH_BASE + 0x5000)
1067 #define I2C1_BASE             (APB1PERIPH_BASE + 0x5400)
1068 #define I2C2_BASE             (APB1PERIPH_BASE + 0x5800)
1069 #define I2C3_BASE             (APB1PERIPH_BASE + 0x5C00)
1070 #define CAN1_BASE             (APB1PERIPH_BASE + 0x6400)
1071 #define CAN2_BASE             (APB1PERIPH_BASE + 0x6800)
1072 #define PWR_BASE              (APB1PERIPH_BASE + 0x7000)
1073 #define DAC_BASE              (APB1PERIPH_BASE + 0x7400)
1074
1075 /*!< APB2 peripherals */
1076 #define TIM1_BASE             (APB2PERIPH_BASE + 0x0000)
1077 #define TIM8_BASE             (APB2PERIPH_BASE + 0x0400)
1078 #define USART1_BASE           (APB2PERIPH_BASE + 0x1000)
1079 #define USART6_BASE           (APB2PERIPH_BASE + 0x1400)
1080 #define ADC1_BASE             (APB2PERIPH_BASE + 0x2000)
1081 #define ADC2_BASE             (APB2PERIPH_BASE + 0x2100)
1082 #define ADC3_BASE             (APB2PERIPH_BASE + 0x2200)
1083 #define ADC_BASE              (APB2PERIPH_BASE + 0x2300)
1084 #define SDIO_BASE             (APB2PERIPH_BASE + 0x2C00)
1085 #define SPI1_BASE             (APB2PERIPH_BASE + 0x3000)
1086 #define SYSCFG_BASE           (APB2PERIPH_BASE + 0x3800)
1087 #define EXTI_BASE             (APB2PERIPH_BASE + 0x3C00)
1088 #define TIM9_BASE             (APB2PERIPH_BASE + 0x4000)
1089 #define TIM10_BASE            (APB2PERIPH_BASE + 0x4400)
1090 #define TIM11_BASE            (APB2PERIPH_BASE + 0x4800)
1091
1092 /*!< AHB1 peripherals */
1093 #define GPIOA_BASE            (AHB1PERIPH_BASE + 0x0000)
1094 #define GPIOB_BASE            (AHB1PERIPH_BASE + 0x0400)
1095 #define GPIOC_BASE            (AHB1PERIPH_BASE + 0x0800)
1096 #define GPIOD_BASE            (AHB1PERIPH_BASE + 0x0C00)
1097 #define GPIOE_BASE            (AHB1PERIPH_BASE + 0x1000)
1098 #define GPIOF_BASE            (AHB1PERIPH_BASE + 0x1400)
1099 #define GPIOG_BASE            (AHB1PERIPH_BASE + 0x1800)
1100 #define GPIOH_BASE            (AHB1PERIPH_BASE + 0x1C00)
1101 #define GPIOI_BASE            (AHB1PERIPH_BASE + 0x2000)
1102 #define CRC_BASE              (AHB1PERIPH_BASE + 0x3000)
1103 #define RCC_BASE              (AHB1PERIPH_BASE + 0x3800)
1104 #define FLASH_R_BASE          (AHB1PERIPH_BASE + 0x3C00)
1105 #define DMA1_BASE             (AHB1PERIPH_BASE + 0x6000)
1106 #define DMA1_Stream0_BASE     (DMA1_BASE + 0x010)
1107 #define DMA1_Stream1_BASE     (DMA1_BASE + 0x028)
1108 #define DMA1_Stream2_BASE     (DMA1_BASE + 0x040)
1109 #define DMA1_Stream3_BASE     (DMA1_BASE + 0x058)
1110 #define DMA1_Stream4_BASE     (DMA1_BASE + 0x070)
1111 #define DMA1_Stream5_BASE     (DMA1_BASE + 0x088)
1112 #define DMA1_Stream6_BASE     (DMA1_BASE + 0x0A0)
1113 #define DMA1_Stream7_BASE     (DMA1_BASE + 0x0B8)
1114 #define DMA2_BASE             (AHB1PERIPH_BASE + 0x6400)
1115 #define DMA2_Stream0_BASE     (DMA2_BASE + 0x010)
1116 #define DMA2_Stream1_BASE     (DMA2_BASE + 0x028)
1117 #define DMA2_Stream2_BASE     (DMA2_BASE + 0x040)
1118 #define DMA2_Stream3_BASE     (DMA2_BASE + 0x058)
1119 #define DMA2_Stream4_BASE     (DMA2_BASE + 0x070)
1120 #define DMA2_Stream5_BASE     (DMA2_BASE + 0x088)
1121 #define DMA2_Stream6_BASE     (DMA2_BASE + 0x0A0)
1122 #define DMA2_Stream7_BASE     (DMA2_BASE + 0x0B8)
1123 #define ETH_BASE              (AHB1PERIPH_BASE + 0x8000)
1124 #define ETH_MAC_BASE          (ETH_BASE)
1125 #define ETH_MMC_BASE          (ETH_BASE + 0x0100)
1126 #define ETH_PTP_BASE          (ETH_BASE + 0x0700)
1127 #define ETH_DMA_BASE          (ETH_BASE + 0x1000)
1128
1129 /*!< AHB2 peripherals */
1130 #define DCMI_BASE             (AHB2PERIPH_BASE + 0x50000)
1131 #define CRYP_BASE             (AHB2PERIPH_BASE + 0x60000)
1132 #define HASH_BASE             (AHB2PERIPH_BASE + 0x60400)
1133 #define RNG_BASE              (AHB2PERIPH_BASE + 0x60800)
1134
1135 /*!< FSMC Bankx registers base address */
1136 #define FSMC_Bank1_R_BASE     (FSMC_R_BASE + 0x0000)
1137 #define FSMC_Bank1E_R_BASE    (FSMC_R_BASE + 0x0104)
1138 #define FSMC_Bank2_R_BASE     (FSMC_R_BASE + 0x0060)
1139 #define FSMC_Bank3_R_BASE     (FSMC_R_BASE + 0x0080)
1140 #define FSMC_Bank4_R_BASE     (FSMC_R_BASE + 0x00A0)
1141
1142 /* Debug MCU registers base address */
1143 #define DBGMCU_BASE           ((uint32_t )0xE0042000)
1144
1145 /**
1146   * @}
1147   */
1148
1149 /** @addtogroup Peripheral_declaration
1150   * @{
1151   */
1152 #define TIM2                ((TIM_TypeDef *) TIM2_BASE)
1153 #define TIM3                ((TIM_TypeDef *) TIM3_BASE)
1154 #define TIM4                ((TIM_TypeDef *) TIM4_BASE)
1155 #define TIM5                ((TIM_TypeDef *) TIM5_BASE)
1156 #define TIM6                ((TIM_TypeDef *) TIM6_BASE)
1157 #define TIM7                ((TIM_TypeDef *) TIM7_BASE)
1158 #define TIM12               ((TIM_TypeDef *) TIM12_BASE)
1159 #define TIM13               ((TIM_TypeDef *) TIM13_BASE)
1160 #define TIM14               ((TIM_TypeDef *) TIM14_BASE)
1161 #define RTC                 ((RTC_TypeDef *) RTC_BASE)
1162 #define WWDG                ((WWDG_TypeDef *) WWDG_BASE)
1163 #define IWDG                ((IWDG_TypeDef *) IWDG_BASE)
1164 #define I2S2ext             ((SPI_TypeDef *) I2S2ext_BASE)
1165 #define SPI2                ((SPI_TypeDef *) SPI2_BASE)
1166 #define SPI3                ((SPI_TypeDef *) SPI3_BASE)
1167 #define I2S3ext             ((SPI_TypeDef *) I2S3ext_BASE)
1168 #define USART2              ((USART_TypeDef *) USART2_BASE)
1169 #define USART3              ((USART_TypeDef *) USART3_BASE)
1170 #define UART4               ((USART_TypeDef *) UART4_BASE)
1171 #define UART5               ((USART_TypeDef *) UART5_BASE)
1172 #define I2C1                ((I2C_TypeDef *) I2C1_BASE)
1173 #define I2C2                ((I2C_TypeDef *) I2C2_BASE)
1174 #define I2C3                ((I2C_TypeDef *) I2C3_BASE)
1175 #define CAN1                ((CAN_TypeDef *) CAN1_BASE)
1176 #define CAN2                ((CAN_TypeDef *) CAN2_BASE)
1177 #define PWR                 ((PWR_TypeDef *) PWR_BASE)
1178 #define DAC                 ((DAC_TypeDef *) DAC_BASE)
1179 #define TIM1                ((TIM_TypeDef *) TIM1_BASE)
1180 #define TIM8                ((TIM_TypeDef *) TIM8_BASE)
1181 #define USART1              ((USART_TypeDef *) USART1_BASE)
1182 #define USART6              ((USART_TypeDef *) USART6_BASE)
1183 #define ADC                 ((ADC_Common_TypeDef *) ADC_BASE)
1184 #define ADC1                ((ADC_TypeDef *) ADC1_BASE)
1185 #define ADC2                ((ADC_TypeDef *) ADC2_BASE)
1186 #define ADC3                ((ADC_TypeDef *) ADC3_BASE)
1187 #define SDIO                ((SDIO_TypeDef *) SDIO_BASE)
1188 #define SPI1                ((SPI_TypeDef *) SPI1_BASE)
1189 #define SYSCFG              ((SYSCFG_TypeDef *) SYSCFG_BASE)
1190 #define EXTI                ((EXTI_TypeDef *) EXTI_BASE)
1191 #define TIM9                ((TIM_TypeDef *) TIM9_BASE)
1192 #define TIM10               ((TIM_TypeDef *) TIM10_BASE)
1193 #define TIM11               ((TIM_TypeDef *) TIM11_BASE)
1194 #define GPIOA               ((GPIO_TypeDef *) GPIOA_BASE)
1195 #define GPIOB               ((GPIO_TypeDef *) GPIOB_BASE)
1196 #define GPIOC               ((GPIO_TypeDef *) GPIOC_BASE)
1197 #define GPIOD               ((GPIO_TypeDef *) GPIOD_BASE)
1198 #define GPIOE               ((GPIO_TypeDef *) GPIOE_BASE)
1199 #define GPIOF               ((GPIO_TypeDef *) GPIOF_BASE)
1200 #define GPIOG               ((GPIO_TypeDef *) GPIOG_BASE)
1201 #define GPIOH               ((GPIO_TypeDef *) GPIOH_BASE)
1202 #define GPIOI               ((GPIO_TypeDef *) GPIOI_BASE)
1203 #define CRC                 ((CRC_TypeDef *) CRC_BASE)
1204 #define RCC                 ((RCC_TypeDef *) RCC_BASE)
1205 #define FLASH               ((FLASH_TypeDef *) FLASH_R_BASE)
1206 #define DMA1                ((DMA_TypeDef *) DMA1_BASE)
1207 #define DMA1_Stream0        ((DMA_Stream_TypeDef *) DMA1_Stream0_BASE)
1208 #define DMA1_Stream1        ((DMA_Stream_TypeDef *) DMA1_Stream1_BASE)
1209 #define DMA1_Stream2        ((DMA_Stream_TypeDef *) DMA1_Stream2_BASE)
1210 #define DMA1_Stream3        ((DMA_Stream_TypeDef *) DMA1_Stream3_BASE)
1211 #define DMA1_Stream4        ((DMA_Stream_TypeDef *) DMA1_Stream4_BASE)
1212 #define DMA1_Stream5        ((DMA_Stream_TypeDef *) DMA1_Stream5_BASE)
1213 #define DMA1_Stream6        ((DMA_Stream_TypeDef *) DMA1_Stream6_BASE)
1214 #define DMA1_Stream7        ((DMA_Stream_TypeDef *) DMA1_Stream7_BASE)
1215 #define DMA2                ((DMA_TypeDef *) DMA2_BASE)
1216 #define DMA2_Stream0        ((DMA_Stream_TypeDef *) DMA2_Stream0_BASE)
1217 #define DMA2_Stream1        ((DMA_Stream_TypeDef *) DMA2_Stream1_BASE)
1218 #define DMA2_Stream2        ((DMA_Stream_TypeDef *) DMA2_Stream2_BASE)
1219 #define DMA2_Stream3        ((DMA_Stream_TypeDef *) DMA2_Stream3_BASE)
1220 #define DMA2_Stream4        ((DMA_Stream_TypeDef *) DMA2_Stream4_BASE)
1221 #define DMA2_Stream5        ((DMA_Stream_TypeDef *) DMA2_Stream5_BASE)
1222 #define DMA2_Stream6        ((DMA_Stream_TypeDef *) DMA2_Stream6_BASE)
1223 #define DMA2_Stream7        ((DMA_Stream_TypeDef *) DMA2_Stream7_BASE)
1224 #define ETH                 ((ETH_TypeDef *) ETH_BASE)
1225 #define DCMI                ((DCMI_TypeDef *) DCMI_BASE)
1226 #define CRYP                ((CRYP_TypeDef *) CRYP_BASE)
1227 #define HASH                ((HASH_TypeDef *) HASH_BASE)
1228 #define RNG                 ((RNG_TypeDef *) RNG_BASE)
1229 #define FSMC_Bank1          ((FSMC_Bank1_TypeDef *) FSMC_Bank1_R_BASE)
1230 #define FSMC_Bank1E         ((FSMC_Bank1E_TypeDef *) FSMC_Bank1E_R_BASE)
1231 #define FSMC_Bank2          ((FSMC_Bank2_TypeDef *) FSMC_Bank2_R_BASE)
1232 #define FSMC_Bank3          ((FSMC_Bank3_TypeDef *) FSMC_Bank3_R_BASE)
1233 #define FSMC_Bank4          ((FSMC_Bank4_TypeDef *) FSMC_Bank4_R_BASE)
1234 #define DBGMCU              ((DBGMCU_TypeDef *) DBGMCU_BASE)
1235
1236 /**
1237   * @}
1238   */
1239
1240 /** @addtogroup Exported_constants
1241   * @{
1242   */
1243
1244   /** @addtogroup Peripheral_Registers_Bits_Definition
1245   * @{
1246   */
1247
1248 /******************************************************************************/
1249 /*                         Peripheral Registers_Bits_Definition               */
1250 /******************************************************************************/
1251
1252 /******************************************************************************/
1253 /*                                                                            */
1254 /*                        Analog to Digital Converter                         */
1255 /*                                                                            */
1256 /******************************************************************************/
1257 /********************  Bit definition for ADC_SR register  ********************/
1258 #define  ADC_SR_AWD                          ((uint8_t)0x01)               /*!<Analog watchdog flag */
1259 #define  ADC_SR_EOC                          ((uint8_t)0x02)               /*!<End of conversion */
1260 #define  ADC_SR_JEOC                         ((uint8_t)0x04)               /*!<Injected channel end of conversion */
1261 #define  ADC_SR_JSTRT                        ((uint8_t)0x08)               /*!<Injected channel Start flag */
1262 #define  ADC_SR_STRT                         ((uint8_t)0x10)               /*!<Regular channel Start flag */
1263 #define  ADC_SR_OVR                          ((uint8_t)0x20)               /*!<Overrun flag */
1264
1265 /*******************  Bit definition for ADC_CR1 register  ********************/
1266 #define  ADC_CR1_AWDCH                       ((uint32_t)0x0000001F)        /*!<AWDCH[4:0] bits (Analog watchdog channel select bits) */
1267 #define  ADC_CR1_AWDCH_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1268 #define  ADC_CR1_AWDCH_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1269 #define  ADC_CR1_AWDCH_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1270 #define  ADC_CR1_AWDCH_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1271 #define  ADC_CR1_AWDCH_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1272 #define  ADC_CR1_EOCIE                       ((uint32_t)0x00000020)        /*!<Interrupt enable for EOC */
1273 #define  ADC_CR1_AWDIE                       ((uint32_t)0x00000040)        /*!<AAnalog Watchdog interrupt enable */
1274 #define  ADC_CR1_JEOCIE                      ((uint32_t)0x00000080)        /*!<Interrupt enable for injected channels */
1275 #define  ADC_CR1_SCAN                        ((uint32_t)0x00000100)        /*!<Scan mode */
1276 #define  ADC_CR1_AWDSGL                      ((uint32_t)0x00000200)        /*!<Enable the watchdog on a single channel in scan mode */
1277 #define  ADC_CR1_JAUTO                       ((uint32_t)0x00000400)        /*!<Automatic injected group conversion */
1278 #define  ADC_CR1_DISCEN                      ((uint32_t)0x00000800)        /*!<Discontinuous mode on regular channels */
1279 #define  ADC_CR1_JDISCEN                     ((uint32_t)0x00001000)        /*!<Discontinuous mode on injected channels */
1280 #define  ADC_CR1_DISCNUM                     ((uint32_t)0x0000E000)        /*!<DISCNUM[2:0] bits (Discontinuous mode channel count) */
1281 #define  ADC_CR1_DISCNUM_0                   ((uint32_t)0x00002000)        /*!<Bit 0 */
1282 #define  ADC_CR1_DISCNUM_1                   ((uint32_t)0x00004000)        /*!<Bit 1 */
1283 #define  ADC_CR1_DISCNUM_2                   ((uint32_t)0x00008000)        /*!<Bit 2 */
1284 #define  ADC_CR1_JAWDEN                      ((uint32_t)0x00400000)        /*!<Analog watchdog enable on injected channels */
1285 #define  ADC_CR1_AWDEN                       ((uint32_t)0x00800000)        /*!<Analog watchdog enable on regular channels */
1286 #define  ADC_CR1_RES                         ((uint32_t)0x03000000)        /*!<RES[2:0] bits (Resolution) */
1287 #define  ADC_CR1_RES_0                       ((uint32_t)0x01000000)        /*!<Bit 0 */
1288 #define  ADC_CR1_RES_1                       ((uint32_t)0x02000000)        /*!<Bit 1 */
1289 #define  ADC_CR1_OVRIE                       ((uint32_t)0x04000000)         /*!<overrun interrupt enable */
1290
1291 /*******************  Bit definition for ADC_CR2 register  ********************/
1292 #define  ADC_CR2_ADON                        ((uint32_t)0x00000001)        /*!<A/D Converter ON / OFF */
1293 #define  ADC_CR2_CONT                        ((uint32_t)0x00000002)        /*!<Continuous Conversion */
1294 #define  ADC_CR2_DMA                         ((uint32_t)0x00000100)        /*!<Direct Memory access mode */
1295 #define  ADC_CR2_DDS                         ((uint32_t)0x00000200)        /*!<DMA disable selection (Single ADC) */
1296 #define  ADC_CR2_EOCS                        ((uint32_t)0x00000400)        /*!<End of conversion selection */
1297 #define  ADC_CR2_ALIGN                       ((uint32_t)0x00000800)        /*!<Data Alignment */
1298 #define  ADC_CR2_JEXTSEL                     ((uint32_t)0x000F0000)        /*!<JEXTSEL[3:0] bits (External event select for injected group) */
1299 #define  ADC_CR2_JEXTSEL_0                   ((uint32_t)0x00010000)        /*!<Bit 0 */
1300 #define  ADC_CR2_JEXTSEL_1                   ((uint32_t)0x00020000)        /*!<Bit 1 */
1301 #define  ADC_CR2_JEXTSEL_2                   ((uint32_t)0x00040000)        /*!<Bit 2 */
1302 #define  ADC_CR2_JEXTSEL_3                   ((uint32_t)0x00080000)        /*!<Bit 3 */
1303 #define  ADC_CR2_JEXTEN                      ((uint32_t)0x00300000)        /*!<JEXTEN[1:0] bits (External Trigger Conversion mode for injected channelsp) */
1304 #define  ADC_CR2_JEXTEN_0                    ((uint32_t)0x00100000)        /*!<Bit 0 */
1305 #define  ADC_CR2_JEXTEN_1                    ((uint32_t)0x00200000)        /*!<Bit 1 */
1306 #define  ADC_CR2_JSWSTART                    ((uint32_t)0x00400000)        /*!<Start Conversion of injected channels */
1307 #define  ADC_CR2_EXTSEL                      ((uint32_t)0x0F000000)        /*!<EXTSEL[3:0] bits (External Event Select for regular group) */
1308 #define  ADC_CR2_EXTSEL_0                    ((uint32_t)0x01000000)        /*!<Bit 0 */
1309 #define  ADC_CR2_EXTSEL_1                    ((uint32_t)0x02000000)        /*!<Bit 1 */
1310 #define  ADC_CR2_EXTSEL_2                    ((uint32_t)0x04000000)        /*!<Bit 2 */
1311 #define  ADC_CR2_EXTSEL_3                    ((uint32_t)0x08000000)        /*!<Bit 3 */
1312 #define  ADC_CR2_EXTEN                       ((uint32_t)0x30000000)        /*!<EXTEN[1:0] bits (External Trigger Conversion mode for regular channelsp) */
1313 #define  ADC_CR2_EXTEN_0                     ((uint32_t)0x10000000)        /*!<Bit 0 */
1314 #define  ADC_CR2_EXTEN_1                     ((uint32_t)0x20000000)        /*!<Bit 1 */
1315 #define  ADC_CR2_SWSTART                     ((uint32_t)0x40000000)        /*!<Start Conversion of regular channels */
1316
1317 /******************  Bit definition for ADC_SMPR1 register  *******************/
1318 #define  ADC_SMPR1_SMP10                     ((uint32_t)0x00000007)        /*!<SMP10[2:0] bits (Channel 10 Sample time selection) */
1319 #define  ADC_SMPR1_SMP10_0                   ((uint32_t)0x00000001)        /*!<Bit 0 */
1320 #define  ADC_SMPR1_SMP10_1                   ((uint32_t)0x00000002)        /*!<Bit 1 */
1321 #define  ADC_SMPR1_SMP10_2                   ((uint32_t)0x00000004)        /*!<Bit 2 */
1322 #define  ADC_SMPR1_SMP11                     ((uint32_t)0x00000038)        /*!<SMP11[2:0] bits (Channel 11 Sample time selection) */
1323 #define  ADC_SMPR1_SMP11_0                   ((uint32_t)0x00000008)        /*!<Bit 0 */
1324 #define  ADC_SMPR1_SMP11_1                   ((uint32_t)0x00000010)        /*!<Bit 1 */
1325 #define  ADC_SMPR1_SMP11_2                   ((uint32_t)0x00000020)        /*!<Bit 2 */
1326 #define  ADC_SMPR1_SMP12                     ((uint32_t)0x000001C0)        /*!<SMP12[2:0] bits (Channel 12 Sample time selection) */
1327 #define  ADC_SMPR1_SMP12_0                   ((uint32_t)0x00000040)        /*!<Bit 0 */
1328 #define  ADC_SMPR1_SMP12_1                   ((uint32_t)0x00000080)        /*!<Bit 1 */
1329 #define  ADC_SMPR1_SMP12_2                   ((uint32_t)0x00000100)        /*!<Bit 2 */
1330 #define  ADC_SMPR1_SMP13                     ((uint32_t)0x00000E00)        /*!<SMP13[2:0] bits (Channel 13 Sample time selection) */
1331 #define  ADC_SMPR1_SMP13_0                   ((uint32_t)0x00000200)        /*!<Bit 0 */
1332 #define  ADC_SMPR1_SMP13_1                   ((uint32_t)0x00000400)        /*!<Bit 1 */
1333 #define  ADC_SMPR1_SMP13_2                   ((uint32_t)0x00000800)        /*!<Bit 2 */
1334 #define  ADC_SMPR1_SMP14                     ((uint32_t)0x00007000)        /*!<SMP14[2:0] bits (Channel 14 Sample time selection) */
1335 #define  ADC_SMPR1_SMP14_0                   ((uint32_t)0x00001000)        /*!<Bit 0 */
1336 #define  ADC_SMPR1_SMP14_1                   ((uint32_t)0x00002000)        /*!<Bit 1 */
1337 #define  ADC_SMPR1_SMP14_2                   ((uint32_t)0x00004000)        /*!<Bit 2 */
1338 #define  ADC_SMPR1_SMP15                     ((uint32_t)0x00038000)        /*!<SMP15[2:0] bits (Channel 15 Sample time selection) */
1339 #define  ADC_SMPR1_SMP15_0                   ((uint32_t)0x00008000)        /*!<Bit 0 */
1340 #define  ADC_SMPR1_SMP15_1                   ((uint32_t)0x00010000)        /*!<Bit 1 */
1341 #define  ADC_SMPR1_SMP15_2                   ((uint32_t)0x00020000)        /*!<Bit 2 */
1342 #define  ADC_SMPR1_SMP16                     ((uint32_t)0x001C0000)        /*!<SMP16[2:0] bits (Channel 16 Sample time selection) */
1343 #define  ADC_SMPR1_SMP16_0                   ((uint32_t)0x00040000)        /*!<Bit 0 */
1344 #define  ADC_SMPR1_SMP16_1                   ((uint32_t)0x00080000)        /*!<Bit 1 */
1345 #define  ADC_SMPR1_SMP16_2                   ((uint32_t)0x00100000)        /*!<Bit 2 */
1346 #define  ADC_SMPR1_SMP17                     ((uint32_t)0x00E00000)        /*!<SMP17[2:0] bits (Channel 17 Sample time selection) */
1347 #define  ADC_SMPR1_SMP17_0                   ((uint32_t)0x00200000)        /*!<Bit 0 */
1348 #define  ADC_SMPR1_SMP17_1                   ((uint32_t)0x00400000)        /*!<Bit 1 */
1349 #define  ADC_SMPR1_SMP17_2                   ((uint32_t)0x00800000)        /*!<Bit 2 */
1350 #define  ADC_SMPR1_SMP18                     ((uint32_t)0x07000000)        /*!<SMP18[2:0] bits (Channel 18 Sample time selection) */
1351 #define  ADC_SMPR1_SMP18_0                   ((uint32_t)0x01000000)        /*!<Bit 0 */
1352 #define  ADC_SMPR1_SMP18_1                   ((uint32_t)0x02000000)        /*!<Bit 1 */
1353 #define  ADC_SMPR1_SMP18_2                   ((uint32_t)0x04000000)        /*!<Bit 2 */
1354
1355 /******************  Bit definition for ADC_SMPR2 register  *******************/
1356 #define  ADC_SMPR2_SMP0                      ((uint32_t)0x00000007)        /*!<SMP0[2:0] bits (Channel 0 Sample time selection) */
1357 #define  ADC_SMPR2_SMP0_0                    ((uint32_t)0x00000001)        /*!<Bit 0 */
1358 #define  ADC_SMPR2_SMP0_1                    ((uint32_t)0x00000002)        /*!<Bit 1 */
1359 #define  ADC_SMPR2_SMP0_2                    ((uint32_t)0x00000004)        /*!<Bit 2 */
1360 #define  ADC_SMPR2_SMP1                      ((uint32_t)0x00000038)        /*!<SMP1[2:0] bits (Channel 1 Sample time selection) */
1361 #define  ADC_SMPR2_SMP1_0                    ((uint32_t)0x00000008)        /*!<Bit 0 */
1362 #define  ADC_SMPR2_SMP1_1                    ((uint32_t)0x00000010)        /*!<Bit 1 */
1363 #define  ADC_SMPR2_SMP1_2                    ((uint32_t)0x00000020)        /*!<Bit 2 */
1364 #define  ADC_SMPR2_SMP2                      ((uint32_t)0x000001C0)        /*!<SMP2[2:0] bits (Channel 2 Sample time selection) */
1365 #define  ADC_SMPR2_SMP2_0                    ((uint32_t)0x00000040)        /*!<Bit 0 */
1366 #define  ADC_SMPR2_SMP2_1                    ((uint32_t)0x00000080)        /*!<Bit 1 */
1367 #define  ADC_SMPR2_SMP2_2                    ((uint32_t)0x00000100)        /*!<Bit 2 */
1368 #define  ADC_SMPR2_SMP3                      ((uint32_t)0x00000E00)        /*!<SMP3[2:0] bits (Channel 3 Sample time selection) */
1369 #define  ADC_SMPR2_SMP3_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
1370 #define  ADC_SMPR2_SMP3_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
1371 #define  ADC_SMPR2_SMP3_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
1372 #define  ADC_SMPR2_SMP4                      ((uint32_t)0x00007000)        /*!<SMP4[2:0] bits (Channel 4 Sample time selection) */
1373 #define  ADC_SMPR2_SMP4_0                    ((uint32_t)0x00001000)        /*!<Bit 0 */
1374 #define  ADC_SMPR2_SMP4_1                    ((uint32_t)0x00002000)        /*!<Bit 1 */
1375 #define  ADC_SMPR2_SMP4_2                    ((uint32_t)0x00004000)        /*!<Bit 2 */
1376 #define  ADC_SMPR2_SMP5                      ((uint32_t)0x00038000)        /*!<SMP5[2:0] bits (Channel 5 Sample time selection) */
1377 #define  ADC_SMPR2_SMP5_0                    ((uint32_t)0x00008000)        /*!<Bit 0 */
1378 #define  ADC_SMPR2_SMP5_1                    ((uint32_t)0x00010000)        /*!<Bit 1 */
1379 #define  ADC_SMPR2_SMP5_2                    ((uint32_t)0x00020000)        /*!<Bit 2 */
1380 #define  ADC_SMPR2_SMP6                      ((uint32_t)0x001C0000)        /*!<SMP6[2:0] bits (Channel 6 Sample time selection) */
1381 #define  ADC_SMPR2_SMP6_0                    ((uint32_t)0x00040000)        /*!<Bit 0 */
1382 #define  ADC_SMPR2_SMP6_1                    ((uint32_t)0x00080000)        /*!<Bit 1 */
1383 #define  ADC_SMPR2_SMP6_2                    ((uint32_t)0x00100000)        /*!<Bit 2 */
1384 #define  ADC_SMPR2_SMP7                      ((uint32_t)0x00E00000)        /*!<SMP7[2:0] bits (Channel 7 Sample time selection) */
1385 #define  ADC_SMPR2_SMP7_0                    ((uint32_t)0x00200000)        /*!<Bit 0 */
1386 #define  ADC_SMPR2_SMP7_1                    ((uint32_t)0x00400000)        /*!<Bit 1 */
1387 #define  ADC_SMPR2_SMP7_2                    ((uint32_t)0x00800000)        /*!<Bit 2 */
1388 #define  ADC_SMPR2_SMP8                      ((uint32_t)0x07000000)        /*!<SMP8[2:0] bits (Channel 8 Sample time selection) */
1389 #define  ADC_SMPR2_SMP8_0                    ((uint32_t)0x01000000)        /*!<Bit 0 */
1390 #define  ADC_SMPR2_SMP8_1                    ((uint32_t)0x02000000)        /*!<Bit 1 */
1391 #define  ADC_SMPR2_SMP8_2                    ((uint32_t)0x04000000)        /*!<Bit 2 */
1392 #define  ADC_SMPR2_SMP9                      ((uint32_t)0x38000000)        /*!<SMP9[2:0] bits (Channel 9 Sample time selection) */
1393 #define  ADC_SMPR2_SMP9_0                    ((uint32_t)0x08000000)        /*!<Bit 0 */
1394 #define  ADC_SMPR2_SMP9_1                    ((uint32_t)0x10000000)        /*!<Bit 1 */
1395 #define  ADC_SMPR2_SMP9_2                    ((uint32_t)0x20000000)        /*!<Bit 2 */
1396
1397 /******************  Bit definition for ADC_JOFR1 register  *******************/
1398 #define  ADC_JOFR1_JOFFSET1                  ((uint16_t)0x0FFF)            /*!<Data offset for injected channel 1 */
1399
1400 /******************  Bit definition for ADC_JOFR2 register  *******************/
1401 #define  ADC_JOFR2_JOFFSET2                  ((uint16_t)0x0FFF)            /*!<Data offset for injected channel 2 */
1402
1403 /******************  Bit definition for ADC_JOFR3 register  *******************/
1404 #define  ADC_JOFR3_JOFFSET3                  ((uint16_t)0x0FFF)            /*!<Data offset for injected channel 3 */
1405
1406 /******************  Bit definition for ADC_JOFR4 register  *******************/
1407 #define  ADC_JOFR4_JOFFSET4                  ((uint16_t)0x0FFF)            /*!<Data offset for injected channel 4 */
1408
1409 /*******************  Bit definition for ADC_HTR register  ********************/
1410 #define  ADC_HTR_HT                          ((uint16_t)0x0FFF)            /*!<Analog watchdog high threshold */
1411
1412 /*******************  Bit definition for ADC_LTR register  ********************/
1413 #define  ADC_LTR_LT                          ((uint16_t)0x0FFF)            /*!<Analog watchdog low threshold */
1414
1415 /*******************  Bit definition for ADC_SQR1 register  *******************/
1416 #define  ADC_SQR1_SQ13                       ((uint32_t)0x0000001F)        /*!<SQ13[4:0] bits (13th conversion in regular sequence) */
1417 #define  ADC_SQR1_SQ13_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1418 #define  ADC_SQR1_SQ13_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1419 #define  ADC_SQR1_SQ13_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1420 #define  ADC_SQR1_SQ13_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1421 #define  ADC_SQR1_SQ13_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1422 #define  ADC_SQR1_SQ14                       ((uint32_t)0x000003E0)        /*!<SQ14[4:0] bits (14th conversion in regular sequence) */
1423 #define  ADC_SQR1_SQ14_0                     ((uint32_t)0x00000020)        /*!<Bit 0 */
1424 #define  ADC_SQR1_SQ14_1                     ((uint32_t)0x00000040)        /*!<Bit 1 */
1425 #define  ADC_SQR1_SQ14_2                     ((uint32_t)0x00000080)        /*!<Bit 2 */
1426 #define  ADC_SQR1_SQ14_3                     ((uint32_t)0x00000100)        /*!<Bit 3 */
1427 #define  ADC_SQR1_SQ14_4                     ((uint32_t)0x00000200)        /*!<Bit 4 */
1428 #define  ADC_SQR1_SQ15                       ((uint32_t)0x00007C00)        /*!<SQ15[4:0] bits (15th conversion in regular sequence) */
1429 #define  ADC_SQR1_SQ15_0                     ((uint32_t)0x00000400)        /*!<Bit 0 */
1430 #define  ADC_SQR1_SQ15_1                     ((uint32_t)0x00000800)        /*!<Bit 1 */
1431 #define  ADC_SQR1_SQ15_2                     ((uint32_t)0x00001000)        /*!<Bit 2 */
1432 #define  ADC_SQR1_SQ15_3                     ((uint32_t)0x00002000)        /*!<Bit 3 */
1433 #define  ADC_SQR1_SQ15_4                     ((uint32_t)0x00004000)        /*!<Bit 4 */
1434 #define  ADC_SQR1_SQ16                       ((uint32_t)0x000F8000)        /*!<SQ16[4:0] bits (16th conversion in regular sequence) */
1435 #define  ADC_SQR1_SQ16_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */
1436 #define  ADC_SQR1_SQ16_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */
1437 #define  ADC_SQR1_SQ16_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */
1438 #define  ADC_SQR1_SQ16_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */
1439 #define  ADC_SQR1_SQ16_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */
1440 #define  ADC_SQR1_L                          ((uint32_t)0x00F00000)        /*!<L[3:0] bits (Regular channel sequence length) */
1441 #define  ADC_SQR1_L_0                        ((uint32_t)0x00100000)        /*!<Bit 0 */
1442 #define  ADC_SQR1_L_1                        ((uint32_t)0x00200000)        /*!<Bit 1 */
1443 #define  ADC_SQR1_L_2                        ((uint32_t)0x00400000)        /*!<Bit 2 */
1444 #define  ADC_SQR1_L_3                        ((uint32_t)0x00800000)        /*!<Bit 3 */
1445
1446 /*******************  Bit definition for ADC_SQR2 register  *******************/
1447 #define  ADC_SQR2_SQ7                        ((uint32_t)0x0000001F)        /*!<SQ7[4:0] bits (7th conversion in regular sequence) */
1448 #define  ADC_SQR2_SQ7_0                      ((uint32_t)0x00000001)        /*!<Bit 0 */
1449 #define  ADC_SQR2_SQ7_1                      ((uint32_t)0x00000002)        /*!<Bit 1 */
1450 #define  ADC_SQR2_SQ7_2                      ((uint32_t)0x00000004)        /*!<Bit 2 */
1451 #define  ADC_SQR2_SQ7_3                      ((uint32_t)0x00000008)        /*!<Bit 3 */
1452 #define  ADC_SQR2_SQ7_4                      ((uint32_t)0x00000010)        /*!<Bit 4 */
1453 #define  ADC_SQR2_SQ8                        ((uint32_t)0x000003E0)        /*!<SQ8[4:0] bits (8th conversion in regular sequence) */
1454 #define  ADC_SQR2_SQ8_0                      ((uint32_t)0x00000020)        /*!<Bit 0 */
1455 #define  ADC_SQR2_SQ8_1                      ((uint32_t)0x00000040)        /*!<Bit 1 */
1456 #define  ADC_SQR2_SQ8_2                      ((uint32_t)0x00000080)        /*!<Bit 2 */
1457 #define  ADC_SQR2_SQ8_3                      ((uint32_t)0x00000100)        /*!<Bit 3 */
1458 #define  ADC_SQR2_SQ8_4                      ((uint32_t)0x00000200)        /*!<Bit 4 */
1459 #define  ADC_SQR2_SQ9                        ((uint32_t)0x00007C00)        /*!<SQ9[4:0] bits (9th conversion in regular sequence) */
1460 #define  ADC_SQR2_SQ9_0                      ((uint32_t)0x00000400)        /*!<Bit 0 */
1461 #define  ADC_SQR2_SQ9_1                      ((uint32_t)0x00000800)        /*!<Bit 1 */
1462 #define  ADC_SQR2_SQ9_2                      ((uint32_t)0x00001000)        /*!<Bit 2 */
1463 #define  ADC_SQR2_SQ9_3                      ((uint32_t)0x00002000)        /*!<Bit 3 */
1464 #define  ADC_SQR2_SQ9_4                      ((uint32_t)0x00004000)        /*!<Bit 4 */
1465 #define  ADC_SQR2_SQ10                       ((uint32_t)0x000F8000)        /*!<SQ10[4:0] bits (10th conversion in regular sequence) */
1466 #define  ADC_SQR2_SQ10_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */
1467 #define  ADC_SQR2_SQ10_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */
1468 #define  ADC_SQR2_SQ10_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */
1469 #define  ADC_SQR2_SQ10_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */
1470 #define  ADC_SQR2_SQ10_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */
1471 #define  ADC_SQR2_SQ11                       ((uint32_t)0x01F00000)        /*!<SQ11[4:0] bits (11th conversion in regular sequence) */
1472 #define  ADC_SQR2_SQ11_0                     ((uint32_t)0x00100000)        /*!<Bit 0 */
1473 #define  ADC_SQR2_SQ11_1                     ((uint32_t)0x00200000)        /*!<Bit 1 */
1474 #define  ADC_SQR2_SQ11_2                     ((uint32_t)0x00400000)        /*!<Bit 2 */
1475 #define  ADC_SQR2_SQ11_3                     ((uint32_t)0x00800000)        /*!<Bit 3 */
1476 #define  ADC_SQR2_SQ11_4                     ((uint32_t)0x01000000)        /*!<Bit 4 */
1477 #define  ADC_SQR2_SQ12                       ((uint32_t)0x3E000000)        /*!<SQ12[4:0] bits (12th conversion in regular sequence) */
1478 #define  ADC_SQR2_SQ12_0                     ((uint32_t)0x02000000)        /*!<Bit 0 */
1479 #define  ADC_SQR2_SQ12_1                     ((uint32_t)0x04000000)        /*!<Bit 1 */
1480 #define  ADC_SQR2_SQ12_2                     ((uint32_t)0x08000000)        /*!<Bit 2 */
1481 #define  ADC_SQR2_SQ12_3                     ((uint32_t)0x10000000)        /*!<Bit 3 */
1482 #define  ADC_SQR2_SQ12_4                     ((uint32_t)0x20000000)        /*!<Bit 4 */
1483
1484 /*******************  Bit definition for ADC_SQR3 register  *******************/
1485 #define  ADC_SQR3_SQ1                        ((uint32_t)0x0000001F)        /*!<SQ1[4:0] bits (1st conversion in regular sequence) */
1486 #define  ADC_SQR3_SQ1_0                      ((uint32_t)0x00000001)        /*!<Bit 0 */
1487 #define  ADC_SQR3_SQ1_1                      ((uint32_t)0x00000002)        /*!<Bit 1 */
1488 #define  ADC_SQR3_SQ1_2                      ((uint32_t)0x00000004)        /*!<Bit 2 */
1489 #define  ADC_SQR3_SQ1_3                      ((uint32_t)0x00000008)        /*!<Bit 3 */
1490 #define  ADC_SQR3_SQ1_4                      ((uint32_t)0x00000010)        /*!<Bit 4 */
1491 #define  ADC_SQR3_SQ2                        ((uint32_t)0x000003E0)        /*!<SQ2[4:0] bits (2nd conversion in regular sequence) */
1492 #define  ADC_SQR3_SQ2_0                      ((uint32_t)0x00000020)        /*!<Bit 0 */
1493 #define  ADC_SQR3_SQ2_1                      ((uint32_t)0x00000040)        /*!<Bit 1 */
1494 #define  ADC_SQR3_SQ2_2                      ((uint32_t)0x00000080)        /*!<Bit 2 */
1495 #define  ADC_SQR3_SQ2_3                      ((uint32_t)0x00000100)        /*!<Bit 3 */
1496 #define  ADC_SQR3_SQ2_4                      ((uint32_t)0x00000200)        /*!<Bit 4 */
1497 #define  ADC_SQR3_SQ3                        ((uint32_t)0x00007C00)        /*!<SQ3[4:0] bits (3rd conversion in regular sequence) */
1498 #define  ADC_SQR3_SQ3_0                      ((uint32_t)0x00000400)        /*!<Bit 0 */
1499 #define  ADC_SQR3_SQ3_1                      ((uint32_t)0x00000800)        /*!<Bit 1 */
1500 #define  ADC_SQR3_SQ3_2                      ((uint32_t)0x00001000)        /*!<Bit 2 */
1501 #define  ADC_SQR3_SQ3_3                      ((uint32_t)0x00002000)        /*!<Bit 3 */
1502 #define  ADC_SQR3_SQ3_4                      ((uint32_t)0x00004000)        /*!<Bit 4 */
1503 #define  ADC_SQR3_SQ4                        ((uint32_t)0x000F8000)        /*!<SQ4[4:0] bits (4th conversion in regular sequence) */
1504 #define  ADC_SQR3_SQ4_0                      ((uint32_t)0x00008000)        /*!<Bit 0 */
1505 #define  ADC_SQR3_SQ4_1                      ((uint32_t)0x00010000)        /*!<Bit 1 */
1506 #define  ADC_SQR3_SQ4_2                      ((uint32_t)0x00020000)        /*!<Bit 2 */
1507 #define  ADC_SQR3_SQ4_3                      ((uint32_t)0x00040000)        /*!<Bit 3 */
1508 #define  ADC_SQR3_SQ4_4                      ((uint32_t)0x00080000)        /*!<Bit 4 */
1509 #define  ADC_SQR3_SQ5                        ((uint32_t)0x01F00000)        /*!<SQ5[4:0] bits (5th conversion in regular sequence) */
1510 #define  ADC_SQR3_SQ5_0                      ((uint32_t)0x00100000)        /*!<Bit 0 */
1511 #define  ADC_SQR3_SQ5_1                      ((uint32_t)0x00200000)        /*!<Bit 1 */
1512 #define  ADC_SQR3_SQ5_2                      ((uint32_t)0x00400000)        /*!<Bit 2 */
1513 #define  ADC_SQR3_SQ5_3                      ((uint32_t)0x00800000)        /*!<Bit 3 */
1514 #define  ADC_SQR3_SQ5_4                      ((uint32_t)0x01000000)        /*!<Bit 4 */
1515 #define  ADC_SQR3_SQ6                        ((uint32_t)0x3E000000)        /*!<SQ6[4:0] bits (6th conversion in regular sequence) */
1516 #define  ADC_SQR3_SQ6_0                      ((uint32_t)0x02000000)        /*!<Bit 0 */
1517 #define  ADC_SQR3_SQ6_1                      ((uint32_t)0x04000000)        /*!<Bit 1 */
1518 #define  ADC_SQR3_SQ6_2                      ((uint32_t)0x08000000)        /*!<Bit 2 */
1519 #define  ADC_SQR3_SQ6_3                      ((uint32_t)0x10000000)        /*!<Bit 3 */
1520 #define  ADC_SQR3_SQ6_4                      ((uint32_t)0x20000000)        /*!<Bit 4 */
1521
1522 /*******************  Bit definition for ADC_JSQR register  *******************/
1523 #define  ADC_JSQR_JSQ1                       ((uint32_t)0x0000001F)        /*!<JSQ1[4:0] bits (1st conversion in injected sequence) */
1524 #define  ADC_JSQR_JSQ1_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1525 #define  ADC_JSQR_JSQ1_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1526 #define  ADC_JSQR_JSQ1_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1527 #define  ADC_JSQR_JSQ1_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1528 #define  ADC_JSQR_JSQ1_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1529 #define  ADC_JSQR_JSQ2                       ((uint32_t)0x000003E0)        /*!<JSQ2[4:0] bits (2nd conversion in injected sequence) */
1530 #define  ADC_JSQR_JSQ2_0                     ((uint32_t)0x00000020)        /*!<Bit 0 */
1531 #define  ADC_JSQR_JSQ2_1                     ((uint32_t)0x00000040)        /*!<Bit 1 */
1532 #define  ADC_JSQR_JSQ2_2                     ((uint32_t)0x00000080)        /*!<Bit 2 */
1533 #define  ADC_JSQR_JSQ2_3                     ((uint32_t)0x00000100)        /*!<Bit 3 */
1534 #define  ADC_JSQR_JSQ2_4                     ((uint32_t)0x00000200)        /*!<Bit 4 */
1535 #define  ADC_JSQR_JSQ3                       ((uint32_t)0x00007C00)        /*!<JSQ3[4:0] bits (3rd conversion in injected sequence) */
1536 #define  ADC_JSQR_JSQ3_0                     ((uint32_t)0x00000400)        /*!<Bit 0 */
1537 #define  ADC_JSQR_JSQ3_1                     ((uint32_t)0x00000800)        /*!<Bit 1 */
1538 #define  ADC_JSQR_JSQ3_2                     ((uint32_t)0x00001000)        /*!<Bit 2 */
1539 #define  ADC_JSQR_JSQ3_3                     ((uint32_t)0x00002000)        /*!<Bit 3 */
1540 #define  ADC_JSQR_JSQ3_4                     ((uint32_t)0x00004000)        /*!<Bit 4 */
1541 #define  ADC_JSQR_JSQ4                       ((uint32_t)0x000F8000)        /*!<JSQ4[4:0] bits (4th conversion in injected sequence) */
1542 #define  ADC_JSQR_JSQ4_0                     ((uint32_t)0x00008000)        /*!<Bit 0 */
1543 #define  ADC_JSQR_JSQ4_1                     ((uint32_t)0x00010000)        /*!<Bit 1 */
1544 #define  ADC_JSQR_JSQ4_2                     ((uint32_t)0x00020000)        /*!<Bit 2 */
1545 #define  ADC_JSQR_JSQ4_3                     ((uint32_t)0x00040000)        /*!<Bit 3 */
1546 #define  ADC_JSQR_JSQ4_4                     ((uint32_t)0x00080000)        /*!<Bit 4 */
1547 #define  ADC_JSQR_JL                         ((uint32_t)0x00300000)        /*!<JL[1:0] bits (Injected Sequence length) */
1548 #define  ADC_JSQR_JL_0                       ((uint32_t)0x00100000)        /*!<Bit 0 */
1549 #define  ADC_JSQR_JL_1                       ((uint32_t)0x00200000)        /*!<Bit 1 */
1550
1551 /*******************  Bit definition for ADC_JDR1 register  *******************/
1552 #define  ADC_JDR1_JDATA                      ((uint16_t)0xFFFF)            /*!<Injected data */
1553
1554 /*******************  Bit definition for ADC_JDR2 register  *******************/
1555 #define  ADC_JDR2_JDATA                      ((uint16_t)0xFFFF)            /*!<Injected data */
1556
1557 /*******************  Bit definition for ADC_JDR3 register  *******************/
1558 #define  ADC_JDR3_JDATA                      ((uint16_t)0xFFFF)            /*!<Injected data */
1559
1560 /*******************  Bit definition for ADC_JDR4 register  *******************/
1561 #define  ADC_JDR4_JDATA                      ((uint16_t)0xFFFF)            /*!<Injected data */
1562
1563 /********************  Bit definition for ADC_DR register  ********************/
1564 #define  ADC_DR_DATA                         ((uint32_t)0x0000FFFF)        /*!<Regular data */
1565 #define  ADC_DR_ADC2DATA                     ((uint32_t)0xFFFF0000)        /*!<ADC2 data */
1566
1567 /*******************  Bit definition for ADC_CSR register  ********************/
1568 #define  ADC_CSR_AWD1                        ((uint32_t)0x00000001)        /*!<ADC1 Analog watchdog flag */
1569 #define  ADC_CSR_EOC1                        ((uint32_t)0x00000002)        /*!<ADC1 End of conversion */
1570 #define  ADC_CSR_JEOC1                       ((uint32_t)0x00000004)        /*!<ADC1 Injected channel end of conversion */
1571 #define  ADC_CSR_JSTRT1                      ((uint32_t)0x00000008)        /*!<ADC1 Injected channel Start flag */
1572 #define  ADC_CSR_STRT1                       ((uint32_t)0x00000010)        /*!<ADC1 Regular channel Start flag */
1573 #define  ADC_CSR_DOVR1                       ((uint32_t)0x00000020)        /*!<ADC1 DMA overrun  flag */
1574 #define  ADC_CSR_AWD2                        ((uint32_t)0x00000100)        /*!<ADC2 Analog watchdog flag */
1575 #define  ADC_CSR_EOC2                        ((uint32_t)0x00000200)        /*!<ADC2 End of conversion */
1576 #define  ADC_CSR_JEOC2                       ((uint32_t)0x00000400)        /*!<ADC2 Injected channel end of conversion */
1577 #define  ADC_CSR_JSTRT2                      ((uint32_t)0x00000800)        /*!<ADC2 Injected channel Start flag */
1578 #define  ADC_CSR_STRT2                       ((uint32_t)0x00001000)        /*!<ADC2 Regular channel Start flag */
1579 #define  ADC_CSR_DOVR2                       ((uint32_t)0x00002000)        /*!<ADC2 DMA overrun  flag */
1580 #define  ADC_CSR_AWD3                        ((uint32_t)0x00010000)        /*!<ADC3 Analog watchdog flag */
1581 #define  ADC_CSR_EOC3                        ((uint32_t)0x00020000)        /*!<ADC3 End of conversion */
1582 #define  ADC_CSR_JEOC3                       ((uint32_t)0x00040000)        /*!<ADC3 Injected channel end of conversion */
1583 #define  ADC_CSR_JSTRT3                      ((uint32_t)0x00080000)        /*!<ADC3 Injected channel Start flag */
1584 #define  ADC_CSR_STRT3                       ((uint32_t)0x00100000)        /*!<ADC3 Regular channel Start flag */
1585 #define  ADC_CSR_DOVR3                       ((uint32_t)0x00200000)        /*!<ADC3 DMA overrun  flag */
1586
1587 /*******************  Bit definition for ADC_CCR register  ********************/
1588 #define  ADC_CCR_MULTI                       ((uint32_t)0x0000001F)        /*!<MULTI[4:0] bits (Multi-ADC mode selection) */
1589 #define  ADC_CCR_MULTI_0                     ((uint32_t)0x00000001)        /*!<Bit 0 */
1590 #define  ADC_CCR_MULTI_1                     ((uint32_t)0x00000002)        /*!<Bit 1 */
1591 #define  ADC_CCR_MULTI_2                     ((uint32_t)0x00000004)        /*!<Bit 2 */
1592 #define  ADC_CCR_MULTI_3                     ((uint32_t)0x00000008)        /*!<Bit 3 */
1593 #define  ADC_CCR_MULTI_4                     ((uint32_t)0x00000010)        /*!<Bit 4 */
1594 #define  ADC_CCR_DELAY                       ((uint32_t)0x00000F00)        /*!<DELAY[3:0] bits (Delay between 2 sampling phases) */
1595 #define  ADC_CCR_DELAY_0                     ((uint32_t)0x00000100)        /*!<Bit 0 */
1596 #define  ADC_CCR_DELAY_1                     ((uint32_t)0x00000200)        /*!<Bit 1 */
1597 #define  ADC_CCR_DELAY_2                     ((uint32_t)0x00000400)        /*!<Bit 2 */
1598 #define  ADC_CCR_DELAY_3                     ((uint32_t)0x00000800)        /*!<Bit 3 */
1599 #define  ADC_CCR_DDS                         ((uint32_t)0x00002000)        /*!<DMA disable selection (Multi-ADC mode) */
1600 #define  ADC_CCR_DMA                         ((uint32_t)0x0000C000)        /*!<DMA[1:0] bits (Direct Memory Access mode for multimode) */
1601 #define  ADC_CCR_DMA_0                       ((uint32_t)0x00004000)        /*!<Bit 0 */
1602 #define  ADC_CCR_DMA_1                       ((uint32_t)0x00008000)        /*!<Bit 1 */
1603 #define  ADC_CCR_ADCPRE                      ((uint32_t)0x00030000)        /*!<ADCPRE[1:0] bits (ADC prescaler) */
1604 #define  ADC_CCR_ADCPRE_0                    ((uint32_t)0x00010000)        /*!<Bit 0 */
1605 #define  ADC_CCR_ADCPRE_1                    ((uint32_t)0x00020000)        /*!<Bit 1 */
1606 #define  ADC_CCR_VBATE                       ((uint32_t)0x00400000)        /*!<VBAT Enable */
1607 #define  ADC_CCR_TSVREFE                     ((uint32_t)0x00800000)        /*!<Temperature Sensor and VREFINT Enable */
1608
1609 /*******************  Bit definition for ADC_CDR register  ********************/
1610 #define  ADC_CDR_DATA1                      ((uint32_t)0x0000FFFF)         /*!<1st data of a pair of regular conversions */
1611 #define  ADC_CDR_DATA2                      ((uint32_t)0xFFFF0000)         /*!<2nd data of a pair of regular conversions */
1612
1613 /******************************************************************************/
1614 /*                                                                            */
1615 /*                         Controller Area Network                            */
1616 /*                                                                            */
1617 /******************************************************************************/
1618 /*!<CAN control and status registers */
1619 /*******************  Bit definition for CAN_MCR register  ********************/
1620 #define  CAN_MCR_INRQ                        ((uint16_t)0x0001)            /*!<Initialization Request */
1621 #define  CAN_MCR_SLEEP                       ((uint16_t)0x0002)            /*!<Sleep Mode Request */
1622 #define  CAN_MCR_TXFP                        ((uint16_t)0x0004)            /*!<Transmit FIFO Priority */
1623 #define  CAN_MCR_RFLM                        ((uint16_t)0x0008)            /*!<Receive FIFO Locked Mode */
1624 #define  CAN_MCR_NART                        ((uint16_t)0x0010)            /*!<No Automatic Retransmission */
1625 #define  CAN_MCR_AWUM                        ((uint16_t)0x0020)            /*!<Automatic Wakeup Mode */
1626 #define  CAN_MCR_ABOM                        ((uint16_t)0x0040)            /*!<Automatic Bus-Off Management */
1627 #define  CAN_MCR_TTCM                        ((uint16_t)0x0080)            /*!<Time Triggered Communication Mode */
1628 #define  CAN_MCR_RESET                       ((uint16_t)0x8000)            /*!<bxCAN software master reset */
1629
1630 /*******************  Bit definition for CAN_MSR register  ********************/
1631 #define  CAN_MSR_INAK                        ((uint16_t)0x0001)            /*!<Initialization Acknowledge */
1632 #define  CAN_MSR_SLAK                        ((uint16_t)0x0002)            /*!<Sleep Acknowledge */
1633 #define  CAN_MSR_ERRI                        ((uint16_t)0x0004)            /*!<Error Interrupt */
1634 #define  CAN_MSR_WKUI                        ((uint16_t)0x0008)            /*!<Wakeup Interrupt */
1635 #define  CAN_MSR_SLAKI                       ((uint16_t)0x0010)            /*!<Sleep Acknowledge Interrupt */
1636 #define  CAN_MSR_TXM                         ((uint16_t)0x0100)            /*!<Transmit Mode */
1637 #define  CAN_MSR_RXM                         ((uint16_t)0x0200)            /*!<Receive Mode */
1638 #define  CAN_MSR_SAMP                        ((uint16_t)0x0400)            /*!<Last Sample Point */
1639 #define  CAN_MSR_RX                          ((uint16_t)0x0800)            /*!<CAN Rx Signal */
1640
1641 /*******************  Bit definition for CAN_TSR register  ********************/
1642 #define  CAN_TSR_RQCP0                       ((uint32_t)0x00000001)        /*!<Request Completed Mailbox0 */
1643 #define  CAN_TSR_TXOK0                       ((uint32_t)0x00000002)        /*!<Transmission OK of Mailbox0 */
1644 #define  CAN_TSR_ALST0                       ((uint32_t)0x00000004)        /*!<Arbitration Lost for Mailbox0 */
1645 #define  CAN_TSR_TERR0                       ((uint32_t)0x00000008)        /*!<Transmission Error of Mailbox0 */
1646 #define  CAN_TSR_ABRQ0                       ((uint32_t)0x00000080)        /*!<Abort Request for Mailbox0 */
1647 #define  CAN_TSR_RQCP1                       ((uint32_t)0x00000100)        /*!<Request Completed Mailbox1 */
1648 #define  CAN_TSR_TXOK1                       ((uint32_t)0x00000200)        /*!<Transmission OK of Mailbox1 */
1649 #define  CAN_TSR_ALST1                       ((uint32_t)0x00000400)        /*!<Arbitration Lost for Mailbox1 */
1650 #define  CAN_TSR_TERR1                       ((uint32_t)0x00000800)        /*!<Transmission Error of Mailbox1 */
1651 #define  CAN_TSR_ABRQ1                       ((uint32_t)0x00008000)        /*!<Abort Request for Mailbox 1 */
1652 #define  CAN_TSR_RQCP2                       ((uint32_t)0x00010000)        /*!<Request Completed Mailbox2 */
1653 #define  CAN_TSR_TXOK2                       ((uint32_t)0x00020000)        /*!<Transmission OK of Mailbox 2 */
1654 #define  CAN_TSR_ALST2                       ((uint32_t)0x00040000)        /*!<Arbitration Lost for mailbox 2 */
1655 #define  CAN_TSR_TERR2                       ((uint32_t)0x00080000)        /*!<Transmission Error of Mailbox 2 */
1656 #define  CAN_TSR_ABRQ2                       ((uint32_t)0x00800000)        /*!<Abort Request for Mailbox 2 */
1657 #define  CAN_TSR_CODE                        ((uint32_t)0x03000000)        /*!<Mailbox Code */
1658
1659 #define  CAN_TSR_TME                         ((uint32_t)0x1C000000)        /*!<TME[2:0] bits */
1660 #define  CAN_TSR_TME0                        ((uint32_t)0x04000000)        /*!<Transmit Mailbox 0 Empty */
1661 #define  CAN_TSR_TME1                        ((uint32_t)0x08000000)        /*!<Transmit Mailbox 1 Empty */
1662 #define  CAN_TSR_TME2                        ((uint32_t)0x10000000)        /*!<Transmit Mailbox 2 Empty */
1663
1664 #define  CAN_TSR_LOW                         ((uint32_t)0xE0000000)        /*!<LOW[2:0] bits */
1665 #define  CAN_TSR_LOW0                        ((uint32_t)0x20000000)        /*!<Lowest Priority Flag for Mailbox 0 */
1666 #define  CAN_TSR_LOW1                        ((uint32_t)0x40000000)        /*!<Lowest Priority Flag for Mailbox 1 */
1667 #define  CAN_TSR_LOW2                        ((uint32_t)0x80000000)        /*!<Lowest Priority Flag for Mailbox 2 */
1668
1669 /*******************  Bit definition for CAN_RF0R register  *******************/
1670 #define  CAN_RF0R_FMP0                       ((uint8_t)0x03)               /*!<FIFO 0 Message Pending */
1671 #define  CAN_RF0R_FULL0                      ((uint8_t)0x08)               /*!<FIFO 0 Full */
1672 #define  CAN_RF0R_FOVR0                      ((uint8_t)0x10)               /*!<FIFO 0 Overrun */
1673 #define  CAN_RF0R_RFOM0                      ((uint8_t)0x20)               /*!<Release FIFO 0 Output Mailbox */
1674
1675 /*******************  Bit definition for CAN_RF1R register  *******************/
1676 #define  CAN_RF1R_FMP1                       ((uint8_t)0x03)               /*!<FIFO 1 Message Pending */
1677 #define  CAN_RF1R_FULL1                      ((uint8_t)0x08)               /*!<FIFO 1 Full */
1678 #define  CAN_RF1R_FOVR1                      ((uint8_t)0x10)               /*!<FIFO 1 Overrun */
1679 #define  CAN_RF1R_RFOM1                      ((uint8_t)0x20)               /*!<Release FIFO 1 Output Mailbox */
1680
1681 /********************  Bit definition for CAN_IER register  *******************/
1682 #define  CAN_IER_TMEIE                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Empty Interrupt Enable */
1683 #define  CAN_IER_FMPIE0                      ((uint32_t)0x00000002)        /*!<FIFO Message Pending Interrupt Enable */
1684 #define  CAN_IER_FFIE0                       ((uint32_t)0x00000004)        /*!<FIFO Full Interrupt Enable */
1685 #define  CAN_IER_FOVIE0                      ((uint32_t)0x00000008)        /*!<FIFO Overrun Interrupt Enable */
1686 #define  CAN_IER_FMPIE1                      ((uint32_t)0x00000010)        /*!<FIFO Message Pending Interrupt Enable */
1687 #define  CAN_IER_FFIE1                       ((uint32_t)0x00000020)        /*!<FIFO Full Interrupt Enable */
1688 #define  CAN_IER_FOVIE1                      ((uint32_t)0x00000040)        /*!<FIFO Overrun Interrupt Enable */
1689 #define  CAN_IER_EWGIE                       ((uint32_t)0x00000100)        /*!<Error Warning Interrupt Enable */
1690 #define  CAN_IER_EPVIE                       ((uint32_t)0x00000200)        /*!<Error Passive Interrupt Enable */
1691 #define  CAN_IER_BOFIE                       ((uint32_t)0x00000400)        /*!<Bus-Off Interrupt Enable */
1692 #define  CAN_IER_LECIE                       ((uint32_t)0x00000800)        /*!<Last Error Code Interrupt Enable */
1693 #define  CAN_IER_ERRIE                       ((uint32_t)0x00008000)        /*!<Error Interrupt Enable */
1694 #define  CAN_IER_WKUIE                       ((uint32_t)0x00010000)        /*!<Wakeup Interrupt Enable */
1695 #define  CAN_IER_SLKIE                       ((uint32_t)0x00020000)        /*!<Sleep Interrupt Enable */
1696
1697 /********************  Bit definition for CAN_ESR register  *******************/
1698 #define  CAN_ESR_EWGF                        ((uint32_t)0x00000001)        /*!<Error Warning Flag */
1699 #define  CAN_ESR_EPVF                        ((uint32_t)0x00000002)        /*!<Error Passive Flag */
1700 #define  CAN_ESR_BOFF                        ((uint32_t)0x00000004)        /*!<Bus-Off Flag */
1701
1702 #define  CAN_ESR_LEC                         ((uint32_t)0x00000070)        /*!<LEC[2:0] bits (Last Error Code) */
1703 #define  CAN_ESR_LEC_0                       ((uint32_t)0x00000010)        /*!<Bit 0 */
1704 #define  CAN_ESR_LEC_1                       ((uint32_t)0x00000020)        /*!<Bit 1 */
1705 #define  CAN_ESR_LEC_2                       ((uint32_t)0x00000040)        /*!<Bit 2 */
1706
1707 #define  CAN_ESR_TEC                         ((uint32_t)0x00FF0000)        /*!<Least significant byte of the 9-bit Transmit Error Counter */
1708 #define  CAN_ESR_REC                         ((uint32_t)0xFF000000)        /*!<Receive Error Counter */
1709
1710 /*******************  Bit definition for CAN_BTR register  ********************/
1711 #define  CAN_BTR_BRP                         ((uint32_t)0x000003FF)        /*!<Baud Rate Prescaler */
1712 #define  CAN_BTR_TS1                         ((uint32_t)0x000F0000)        /*!<Time Segment 1 */
1713 #define  CAN_BTR_TS2                         ((uint32_t)0x00700000)        /*!<Time Segment 2 */
1714 #define  CAN_BTR_SJW                         ((uint32_t)0x03000000)        /*!<Resynchronization Jump Width */
1715 #define  CAN_BTR_LBKM                        ((uint32_t)0x40000000)        /*!<Loop Back Mode (Debug) */
1716 #define  CAN_BTR_SILM                        ((uint32_t)0x80000000)        /*!<Silent Mode */
1717
1718 /*!<Mailbox registers */
1719 /******************  Bit definition for CAN_TI0R register  ********************/
1720 #define  CAN_TI0R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */
1721 #define  CAN_TI0R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1722 #define  CAN_TI0R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1723 #define  CAN_TI0R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */
1724 #define  CAN_TI0R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1725
1726 /******************  Bit definition for CAN_TDT0R register  *******************/
1727 #define  CAN_TDT0R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1728 #define  CAN_TDT0R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */
1729 #define  CAN_TDT0R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1730
1731 /******************  Bit definition for CAN_TDL0R register  *******************/
1732 #define  CAN_TDL0R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1733 #define  CAN_TDL0R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1734 #define  CAN_TDL0R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1735 #define  CAN_TDL0R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1736
1737 /******************  Bit definition for CAN_TDH0R register  *******************/
1738 #define  CAN_TDH0R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1739 #define  CAN_TDH0R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1740 #define  CAN_TDH0R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1741 #define  CAN_TDH0R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1742
1743 /*******************  Bit definition for CAN_TI1R register  *******************/
1744 #define  CAN_TI1R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */
1745 #define  CAN_TI1R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1746 #define  CAN_TI1R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1747 #define  CAN_TI1R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */
1748 #define  CAN_TI1R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1749
1750 /*******************  Bit definition for CAN_TDT1R register  ******************/
1751 #define  CAN_TDT1R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1752 #define  CAN_TDT1R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */
1753 #define  CAN_TDT1R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1754
1755 /*******************  Bit definition for CAN_TDL1R register  ******************/
1756 #define  CAN_TDL1R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1757 #define  CAN_TDL1R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1758 #define  CAN_TDL1R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1759 #define  CAN_TDL1R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1760
1761 /*******************  Bit definition for CAN_TDH1R register  ******************/
1762 #define  CAN_TDH1R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1763 #define  CAN_TDH1R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1764 #define  CAN_TDH1R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1765 #define  CAN_TDH1R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1766
1767 /*******************  Bit definition for CAN_TI2R register  *******************/
1768 #define  CAN_TI2R_TXRQ                       ((uint32_t)0x00000001)        /*!<Transmit Mailbox Request */
1769 #define  CAN_TI2R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1770 #define  CAN_TI2R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1771 #define  CAN_TI2R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended identifier */
1772 #define  CAN_TI2R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1773
1774 /*******************  Bit definition for CAN_TDT2R register  ******************/
1775 #define  CAN_TDT2R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1776 #define  CAN_TDT2R_TGT                       ((uint32_t)0x00000100)        /*!<Transmit Global Time */
1777 #define  CAN_TDT2R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1778
1779 /*******************  Bit definition for CAN_TDL2R register  ******************/
1780 #define  CAN_TDL2R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1781 #define  CAN_TDL2R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1782 #define  CAN_TDL2R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1783 #define  CAN_TDL2R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1784
1785 /*******************  Bit definition for CAN_TDH2R register  ******************/
1786 #define  CAN_TDH2R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1787 #define  CAN_TDH2R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1788 #define  CAN_TDH2R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1789 #define  CAN_TDH2R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1790
1791 /*******************  Bit definition for CAN_RI0R register  *******************/
1792 #define  CAN_RI0R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1793 #define  CAN_RI0R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1794 #define  CAN_RI0R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended Identifier */
1795 #define  CAN_RI0R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1796
1797 /*******************  Bit definition for CAN_RDT0R register  ******************/
1798 #define  CAN_RDT0R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1799 #define  CAN_RDT0R_FMI                       ((uint32_t)0x0000FF00)        /*!<Filter Match Index */
1800 #define  CAN_RDT0R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1801
1802 /*******************  Bit definition for CAN_RDL0R register  ******************/
1803 #define  CAN_RDL0R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1804 #define  CAN_RDL0R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1805 #define  CAN_RDL0R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1806 #define  CAN_RDL0R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1807
1808 /*******************  Bit definition for CAN_RDH0R register  ******************/
1809 #define  CAN_RDH0R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1810 #define  CAN_RDH0R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1811 #define  CAN_RDH0R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1812 #define  CAN_RDH0R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1813
1814 /*******************  Bit definition for CAN_RI1R register  *******************/
1815 #define  CAN_RI1R_RTR                        ((uint32_t)0x00000002)        /*!<Remote Transmission Request */
1816 #define  CAN_RI1R_IDE                        ((uint32_t)0x00000004)        /*!<Identifier Extension */
1817 #define  CAN_RI1R_EXID                       ((uint32_t)0x001FFFF8)        /*!<Extended identifier */
1818 #define  CAN_RI1R_STID                       ((uint32_t)0xFFE00000)        /*!<Standard Identifier or Extended Identifier */
1819
1820 /*******************  Bit definition for CAN_RDT1R register  ******************/
1821 #define  CAN_RDT1R_DLC                       ((uint32_t)0x0000000F)        /*!<Data Length Code */
1822 #define  CAN_RDT1R_FMI                       ((uint32_t)0x0000FF00)        /*!<Filter Match Index */
1823 #define  CAN_RDT1R_TIME                      ((uint32_t)0xFFFF0000)        /*!<Message Time Stamp */
1824
1825 /*******************  Bit definition for CAN_RDL1R register  ******************/
1826 #define  CAN_RDL1R_DATA0                     ((uint32_t)0x000000FF)        /*!<Data byte 0 */
1827 #define  CAN_RDL1R_DATA1                     ((uint32_t)0x0000FF00)        /*!<Data byte 1 */
1828 #define  CAN_RDL1R_DATA2                     ((uint32_t)0x00FF0000)        /*!<Data byte 2 */
1829 #define  CAN_RDL1R_DATA3                     ((uint32_t)0xFF000000)        /*!<Data byte 3 */
1830
1831 /*******************  Bit definition for CAN_RDH1R register  ******************/
1832 #define  CAN_RDH1R_DATA4                     ((uint32_t)0x000000FF)        /*!<Data byte 4 */
1833 #define  CAN_RDH1R_DATA5                     ((uint32_t)0x0000FF00)        /*!<Data byte 5 */
1834 #define  CAN_RDH1R_DATA6                     ((uint32_t)0x00FF0000)        /*!<Data byte 6 */
1835 #define  CAN_RDH1R_DATA7                     ((uint32_t)0xFF000000)        /*!<Data byte 7 */
1836
1837 /*!<CAN filter registers */
1838 /*******************  Bit definition for CAN_FMR register  ********************/
1839 #define  CAN_FMR_FINIT                       ((uint8_t)0x01)               /*!<Filter Init Mode */
1840
1841 /*******************  Bit definition for CAN_FM1R register  *******************/
1842 #define  CAN_FM1R_FBM                        ((uint16_t)0x3FFF)            /*!<Filter Mode */
1843 #define  CAN_FM1R_FBM0                       ((uint16_t)0x0001)            /*!<Filter Init Mode bit 0 */
1844 #define  CAN_FM1R_FBM1                       ((uint16_t)0x0002)            /*!<Filter Init Mode bit 1 */
1845 #define  CAN_FM1R_FBM2                       ((uint16_t)0x0004)            /*!<Filter Init Mode bit 2 */
1846 #define  CAN_FM1R_FBM3                       ((uint16_t)0x0008)            /*!<Filter Init Mode bit 3 */
1847 #define  CAN_FM1R_FBM4                       ((uint16_t)0x0010)            /*!<Filter Init Mode bit 4 */
1848 #define  CAN_FM1R_FBM5                       ((uint16_t)0x0020)            /*!<Filter Init Mode bit 5 */
1849 #define  CAN_FM1R_FBM6                       ((uint16_t)0x0040)            /*!<Filter Init Mode bit 6 */
1850 #define  CAN_FM1R_FBM7                       ((uint16_t)0x0080)            /*!<Filter Init Mode bit 7 */
1851 #define  CAN_FM1R_FBM8                       ((uint16_t)0x0100)            /*!<Filter Init Mode bit 8 */
1852 #define  CAN_FM1R_FBM9                       ((uint16_t)0x0200)            /*!<Filter Init Mode bit 9 */
1853 #define  CAN_FM1R_FBM10                      ((uint16_t)0x0400)            /*!<Filter Init Mode bit 10 */
1854 #define  CAN_FM1R_FBM11                      ((uint16_t)0x0800)            /*!<Filter Init Mode bit 11 */
1855 #define  CAN_FM1R_FBM12                      ((uint16_t)0x1000)            /*!<Filter Init Mode bit 12 */
1856 #define  CAN_FM1R_FBM13                      ((uint16_t)0x2000)            /*!<Filter Init Mode bit 13 */
1857
1858 /*******************  Bit definition for CAN_FS1R register  *******************/
1859 #define  CAN_FS1R_FSC                        ((uint16_t)0x3FFF)            /*!<Filter Scale Configuration */
1860 #define  CAN_FS1R_FSC0                       ((uint16_t)0x0001)            /*!<Filter Scale Configuration bit 0 */
1861 #define  CAN_FS1R_FSC1                       ((uint16_t)0x0002)            /*!<Filter Scale Configuration bit 1 */
1862 #define  CAN_FS1R_FSC2                       ((uint16_t)0x0004)            /*!<Filter Scale Configuration bit 2 */
1863 #define  CAN_FS1R_FSC3                       ((uint16_t)0x0008)            /*!<Filter Scale Configuration bit 3 */
1864 #define  CAN_FS1R_FSC4                       ((uint16_t)0x0010)            /*!<Filter Scale Configuration bit 4 */
1865 #define  CAN_FS1R_FSC5                       ((uint16_t)0x0020)            /*!<Filter Scale Configuration bit 5 */
1866 #define  CAN_FS1R_FSC6                       ((uint16_t)0x0040)            /*!<Filter Scale Configuration bit 6 */
1867 #define  CAN_FS1R_FSC7                       ((uint16_t)0x0080)            /*!<Filter Scale Configuration bit 7 */
1868 #define  CAN_FS1R_FSC8                       ((uint16_t)0x0100)            /*!<Filter Scale Configuration bit 8 */
1869 #define  CAN_FS1R_FSC9                       ((uint16_t)0x0200)            /*!<Filter Scale Configuration bit 9 */
1870 #define  CAN_FS1R_FSC10                      ((uint16_t)0x0400)            /*!<Filter Scale Configuration bit 10 */
1871 #define  CAN_FS1R_FSC11                      ((uint16_t)0x0800)            /*!<Filter Scale Configuration bit 11 */
1872 #define  CAN_FS1R_FSC12                      ((uint16_t)0x1000)            /*!<Filter Scale Configuration bit 12 */
1873 #define  CAN_FS1R_FSC13                      ((uint16_t)0x2000)            /*!<Filter Scale Configuration bit 13 */
1874
1875 /******************  Bit definition for CAN_FFA1R register  *******************/
1876 #define  CAN_FFA1R_FFA                       ((uint16_t)0x3FFF)            /*!<Filter FIFO Assignment */
1877 #define  CAN_FFA1R_FFA0                      ((uint16_t)0x0001)            /*!<Filter FIFO Assignment for Filter 0 */
1878 #define  CAN_FFA1R_FFA1                      ((uint16_t)0x0002)            /*!<Filter FIFO Assignment for Filter 1 */
1879 #define  CAN_FFA1R_FFA2                      ((uint16_t)0x0004)            /*!<Filter FIFO Assignment for Filter 2 */
1880 #define  CAN_FFA1R_FFA3                      ((uint16_t)0x0008)            /*!<Filter FIFO Assignment for Filter 3 */
1881 #define  CAN_FFA1R_FFA4                      ((uint16_t)0x0010)            /*!<Filter FIFO Assignment for Filter 4 */
1882 #define  CAN_FFA1R_FFA5                      ((uint16_t)0x0020)            /*!<Filter FIFO Assignment for Filter 5 */
1883 #define  CAN_FFA1R_FFA6                      ((uint16_t)0x0040)            /*!<Filter FIFO Assignment for Filter 6 */
1884 #define  CAN_FFA1R_FFA7                      ((uint16_t)0x0080)            /*!<Filter FIFO Assignment for Filter 7 */
1885 #define  CAN_FFA1R_FFA8                      ((uint16_t)0x0100)            /*!<Filter FIFO Assignment for Filter 8 */
1886 #define  CAN_FFA1R_FFA9                      ((uint16_t)0x0200)            /*!<Filter FIFO Assignment for Filter 9 */
1887 #define  CAN_FFA1R_FFA10                     ((uint16_t)0x0400)            /*!<Filter FIFO Assignment for Filter 10 */
1888 #define  CAN_FFA1R_FFA11                     ((uint16_t)0x0800)            /*!<Filter FIFO Assignment for Filter 11 */
1889 #define  CAN_FFA1R_FFA12                     ((uint16_t)0x1000)            /*!<Filter FIFO Assignment for Filter 12 */
1890 #define  CAN_FFA1R_FFA13                     ((uint16_t)0x2000)            /*!<Filter FIFO Assignment for Filter 13 */
1891
1892 /*******************  Bit definition for CAN_FA1R register  *******************/
1893 #define  CAN_FA1R_FACT                       ((uint16_t)0x3FFF)            /*!<Filter Active */
1894 #define  CAN_FA1R_FACT0                      ((uint16_t)0x0001)            /*!<Filter 0 Active */
1895 #define  CAN_FA1R_FACT1                      ((uint16_t)0x0002)            /*!<Filter 1 Active */
1896 #define  CAN_FA1R_FACT2                      ((uint16_t)0x0004)            /*!<Filter 2 Active */
1897 #define  CAN_FA1R_FACT3                      ((uint16_t)0x0008)            /*!<Filter 3 Active */
1898 #define  CAN_FA1R_FACT4                      ((uint16_t)0x0010)            /*!<Filter 4 Active */
1899 #define  CAN_FA1R_FACT5                      ((uint16_t)0x0020)            /*!<Filter 5 Active */
1900 #define  CAN_FA1R_FACT6                      ((uint16_t)0x0040)            /*!<Filter 6 Active */
1901 #define  CAN_FA1R_FACT7                      ((uint16_t)0x0080)            /*!<Filter 7 Active */
1902 #define  CAN_FA1R_FACT8                      ((uint16_t)0x0100)            /*!<Filter 8 Active */
1903 #define  CAN_FA1R_FACT9                      ((uint16_t)0x0200)            /*!<Filter 9 Active */
1904 #define  CAN_FA1R_FACT10                     ((uint16_t)0x0400)            /*!<Filter 10 Active */
1905 #define  CAN_FA1R_FACT11                     ((uint16_t)0x0800)            /*!<Filter 11 Active */
1906 #define  CAN_FA1R_FACT12                     ((uint16_t)0x1000)            /*!<Filter 12 Active */
1907 #define  CAN_FA1R_FACT13                     ((uint16_t)0x2000)            /*!<Filter 13 Active */
1908
1909 /*******************  Bit definition for CAN_F0R1 register  *******************/
1910 #define  CAN_F0R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
1911 #define  CAN_F0R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
1912 #define  CAN_F0R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
1913 #define  CAN_F0R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
1914 #define  CAN_F0R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
1915 #define  CAN_F0R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
1916 #define  CAN_F0R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
1917 #define  CAN_F0R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
1918 #define  CAN_F0R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
1919 #define  CAN_F0R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
1920 #define  CAN_F0R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
1921 #define  CAN_F0R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
1922 #define  CAN_F0R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
1923 #define  CAN_F0R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
1924 #define  CAN_F0R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
1925 #define  CAN_F0R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
1926 #define  CAN_F0R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
1927 #define  CAN_F0R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
1928 #define  CAN_F0R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
1929 #define  CAN_F0R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
1930 #define  CAN_F0R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
1931 #define  CAN_F0R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
1932 #define  CAN_F0R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
1933 #define  CAN_F0R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
1934 #define  CAN_F0R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
1935 #define  CAN_F0R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
1936 #define  CAN_F0R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
1937 #define  CAN_F0R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
1938 #define  CAN_F0R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
1939 #define  CAN_F0R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
1940 #define  CAN_F0R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
1941 #define  CAN_F0R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
1942
1943 /*******************  Bit definition for CAN_F1R1 register  *******************/
1944 #define  CAN_F1R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
1945 #define  CAN_F1R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
1946 #define  CAN_F1R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
1947 #define  CAN_F1R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
1948 #define  CAN_F1R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
1949 #define  CAN_F1R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
1950 #define  CAN_F1R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
1951 #define  CAN_F1R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
1952 #define  CAN_F1R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
1953 #define  CAN_F1R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
1954 #define  CAN_F1R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
1955 #define  CAN_F1R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
1956 #define  CAN_F1R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
1957 #define  CAN_F1R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
1958 #define  CAN_F1R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
1959 #define  CAN_F1R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
1960 #define  CAN_F1R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
1961 #define  CAN_F1R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
1962 #define  CAN_F1R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
1963 #define  CAN_F1R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
1964 #define  CAN_F1R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
1965 #define  CAN_F1R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
1966 #define  CAN_F1R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
1967 #define  CAN_F1R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
1968 #define  CAN_F1R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
1969 #define  CAN_F1R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
1970 #define  CAN_F1R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
1971 #define  CAN_F1R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
1972 #define  CAN_F1R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
1973 #define  CAN_F1R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
1974 #define  CAN_F1R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
1975 #define  CAN_F1R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
1976
1977 /*******************  Bit definition for CAN_F2R1 register  *******************/
1978 #define  CAN_F2R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
1979 #define  CAN_F2R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
1980 #define  CAN_F2R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
1981 #define  CAN_F2R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
1982 #define  CAN_F2R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
1983 #define  CAN_F2R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
1984 #define  CAN_F2R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
1985 #define  CAN_F2R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
1986 #define  CAN_F2R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
1987 #define  CAN_F2R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
1988 #define  CAN_F2R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
1989 #define  CAN_F2R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
1990 #define  CAN_F2R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
1991 #define  CAN_F2R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
1992 #define  CAN_F2R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
1993 #define  CAN_F2R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
1994 #define  CAN_F2R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
1995 #define  CAN_F2R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
1996 #define  CAN_F2R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
1997 #define  CAN_F2R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
1998 #define  CAN_F2R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
1999 #define  CAN_F2R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2000 #define  CAN_F2R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2001 #define  CAN_F2R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2002 #define  CAN_F2R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2003 #define  CAN_F2R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2004 #define  CAN_F2R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2005 #define  CAN_F2R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2006 #define  CAN_F2R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2007 #define  CAN_F2R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2008 #define  CAN_F2R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2009 #define  CAN_F2R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2010
2011 /*******************  Bit definition for CAN_F3R1 register  *******************/
2012 #define  CAN_F3R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2013 #define  CAN_F3R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2014 #define  CAN_F3R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2015 #define  CAN_F3R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2016 #define  CAN_F3R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2017 #define  CAN_F3R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2018 #define  CAN_F3R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2019 #define  CAN_F3R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2020 #define  CAN_F3R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2021 #define  CAN_F3R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2022 #define  CAN_F3R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2023 #define  CAN_F3R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2024 #define  CAN_F3R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2025 #define  CAN_F3R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2026 #define  CAN_F3R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2027 #define  CAN_F3R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2028 #define  CAN_F3R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2029 #define  CAN_F3R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2030 #define  CAN_F3R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2031 #define  CAN_F3R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2032 #define  CAN_F3R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2033 #define  CAN_F3R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2034 #define  CAN_F3R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2035 #define  CAN_F3R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2036 #define  CAN_F3R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2037 #define  CAN_F3R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2038 #define  CAN_F3R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2039 #define  CAN_F3R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2040 #define  CAN_F3R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2041 #define  CAN_F3R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2042 #define  CAN_F3R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2043 #define  CAN_F3R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2044
2045 /*******************  Bit definition for CAN_F4R1 register  *******************/
2046 #define  CAN_F4R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2047 #define  CAN_F4R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2048 #define  CAN_F4R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2049 #define  CAN_F4R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2050 #define  CAN_F4R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2051 #define  CAN_F4R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2052 #define  CAN_F4R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2053 #define  CAN_F4R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2054 #define  CAN_F4R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2055 #define  CAN_F4R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2056 #define  CAN_F4R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2057 #define  CAN_F4R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2058 #define  CAN_F4R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2059 #define  CAN_F4R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2060 #define  CAN_F4R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2061 #define  CAN_F4R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2062 #define  CAN_F4R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2063 #define  CAN_F4R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2064 #define  CAN_F4R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2065 #define  CAN_F4R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2066 #define  CAN_F4R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2067 #define  CAN_F4R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2068 #define  CAN_F4R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2069 #define  CAN_F4R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2070 #define  CAN_F4R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2071 #define  CAN_F4R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2072 #define  CAN_F4R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2073 #define  CAN_F4R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2074 #define  CAN_F4R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2075 #define  CAN_F4R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2076 #define  CAN_F4R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2077 #define  CAN_F4R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2078
2079 /*******************  Bit definition for CAN_F5R1 register  *******************/
2080 #define  CAN_F5R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2081 #define  CAN_F5R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2082 #define  CAN_F5R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2083 #define  CAN_F5R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2084 #define  CAN_F5R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2085 #define  CAN_F5R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2086 #define  CAN_F5R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2087 #define  CAN_F5R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2088 #define  CAN_F5R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2089 #define  CAN_F5R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2090 #define  CAN_F5R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2091 #define  CAN_F5R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2092 #define  CAN_F5R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2093 #define  CAN_F5R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2094 #define  CAN_F5R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2095 #define  CAN_F5R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2096 #define  CAN_F5R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2097 #define  CAN_F5R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2098 #define  CAN_F5R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2099 #define  CAN_F5R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2100 #define  CAN_F5R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2101 #define  CAN_F5R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2102 #define  CAN_F5R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2103 #define  CAN_F5R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2104 #define  CAN_F5R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2105 #define  CAN_F5R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2106 #define  CAN_F5R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2107 #define  CAN_F5R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2108 #define  CAN_F5R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2109 #define  CAN_F5R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2110 #define  CAN_F5R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2111 #define  CAN_F5R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2112
2113 /*******************  Bit definition for CAN_F6R1 register  *******************/
2114 #define  CAN_F6R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2115 #define  CAN_F6R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2116 #define  CAN_F6R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2117 #define  CAN_F6R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2118 #define  CAN_F6R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2119 #define  CAN_F6R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2120 #define  CAN_F6R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2121 #define  CAN_F6R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2122 #define  CAN_F6R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2123 #define  CAN_F6R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2124 #define  CAN_F6R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2125 #define  CAN_F6R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2126 #define  CAN_F6R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2127 #define  CAN_F6R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2128 #define  CAN_F6R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2129 #define  CAN_F6R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2130 #define  CAN_F6R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2131 #define  CAN_F6R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2132 #define  CAN_F6R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2133 #define  CAN_F6R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2134 #define  CAN_F6R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2135 #define  CAN_F6R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2136 #define  CAN_F6R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2137 #define  CAN_F6R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2138 #define  CAN_F6R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2139 #define  CAN_F6R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2140 #define  CAN_F6R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2141 #define  CAN_F6R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2142 #define  CAN_F6R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2143 #define  CAN_F6R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2144 #define  CAN_F6R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2145 #define  CAN_F6R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2146
2147 /*******************  Bit definition for CAN_F7R1 register  *******************/
2148 #define  CAN_F7R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2149 #define  CAN_F7R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2150 #define  CAN_F7R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2151 #define  CAN_F7R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2152 #define  CAN_F7R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2153 #define  CAN_F7R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2154 #define  CAN_F7R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2155 #define  CAN_F7R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2156 #define  CAN_F7R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2157 #define  CAN_F7R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2158 #define  CAN_F7R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2159 #define  CAN_F7R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2160 #define  CAN_F7R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2161 #define  CAN_F7R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2162 #define  CAN_F7R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2163 #define  CAN_F7R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2164 #define  CAN_F7R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2165 #define  CAN_F7R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2166 #define  CAN_F7R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2167 #define  CAN_F7R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2168 #define  CAN_F7R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2169 #define  CAN_F7R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2170 #define  CAN_F7R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2171 #define  CAN_F7R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2172 #define  CAN_F7R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2173 #define  CAN_F7R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2174 #define  CAN_F7R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2175 #define  CAN_F7R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2176 #define  CAN_F7R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2177 #define  CAN_F7R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2178 #define  CAN_F7R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2179 #define  CAN_F7R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2180
2181 /*******************  Bit definition for CAN_F8R1 register  *******************/
2182 #define  CAN_F8R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2183 #define  CAN_F8R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2184 #define  CAN_F8R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2185 #define  CAN_F8R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2186 #define  CAN_F8R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2187 #define  CAN_F8R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2188 #define  CAN_F8R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2189 #define  CAN_F8R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2190 #define  CAN_F8R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2191 #define  CAN_F8R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2192 #define  CAN_F8R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2193 #define  CAN_F8R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2194 #define  CAN_F8R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2195 #define  CAN_F8R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2196 #define  CAN_F8R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2197 #define  CAN_F8R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2198 #define  CAN_F8R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2199 #define  CAN_F8R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2200 #define  CAN_F8R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2201 #define  CAN_F8R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2202 #define  CAN_F8R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2203 #define  CAN_F8R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2204 #define  CAN_F8R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2205 #define  CAN_F8R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2206 #define  CAN_F8R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2207 #define  CAN_F8R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2208 #define  CAN_F8R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2209 #define  CAN_F8R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2210 #define  CAN_F8R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2211 #define  CAN_F8R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2212 #define  CAN_F8R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2213 #define  CAN_F8R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2214
2215 /*******************  Bit definition for CAN_F9R1 register  *******************/
2216 #define  CAN_F9R1_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2217 #define  CAN_F9R1_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2218 #define  CAN_F9R1_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2219 #define  CAN_F9R1_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2220 #define  CAN_F9R1_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2221 #define  CAN_F9R1_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2222 #define  CAN_F9R1_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2223 #define  CAN_F9R1_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2224 #define  CAN_F9R1_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2225 #define  CAN_F9R1_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2226 #define  CAN_F9R1_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2227 #define  CAN_F9R1_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2228 #define  CAN_F9R1_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2229 #define  CAN_F9R1_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2230 #define  CAN_F9R1_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2231 #define  CAN_F9R1_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2232 #define  CAN_F9R1_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2233 #define  CAN_F9R1_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2234 #define  CAN_F9R1_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2235 #define  CAN_F9R1_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2236 #define  CAN_F9R1_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2237 #define  CAN_F9R1_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2238 #define  CAN_F9R1_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2239 #define  CAN_F9R1_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2240 #define  CAN_F9R1_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2241 #define  CAN_F9R1_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2242 #define  CAN_F9R1_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2243 #define  CAN_F9R1_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2244 #define  CAN_F9R1_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2245 #define  CAN_F9R1_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2246 #define  CAN_F9R1_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2247 #define  CAN_F9R1_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2248
2249 /*******************  Bit definition for CAN_F10R1 register  ******************/
2250 #define  CAN_F10R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2251 #define  CAN_F10R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2252 #define  CAN_F10R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2253 #define  CAN_F10R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2254 #define  CAN_F10R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2255 #define  CAN_F10R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2256 #define  CAN_F10R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2257 #define  CAN_F10R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2258 #define  CAN_F10R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2259 #define  CAN_F10R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2260 #define  CAN_F10R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2261 #define  CAN_F10R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2262 #define  CAN_F10R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2263 #define  CAN_F10R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2264 #define  CAN_F10R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2265 #define  CAN_F10R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2266 #define  CAN_F10R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2267 #define  CAN_F10R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2268 #define  CAN_F10R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2269 #define  CAN_F10R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2270 #define  CAN_F10R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2271 #define  CAN_F10R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2272 #define  CAN_F10R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2273 #define  CAN_F10R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2274 #define  CAN_F10R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2275 #define  CAN_F10R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2276 #define  CAN_F10R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2277 #define  CAN_F10R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2278 #define  CAN_F10R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2279 #define  CAN_F10R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2280 #define  CAN_F10R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2281 #define  CAN_F10R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2282
2283 /*******************  Bit definition for CAN_F11R1 register  ******************/
2284 #define  CAN_F11R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2285 #define  CAN_F11R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2286 #define  CAN_F11R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2287 #define  CAN_F11R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2288 #define  CAN_F11R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2289 #define  CAN_F11R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2290 #define  CAN_F11R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2291 #define  CAN_F11R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2292 #define  CAN_F11R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2293 #define  CAN_F11R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2294 #define  CAN_F11R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2295 #define  CAN_F11R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2296 #define  CAN_F11R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2297 #define  CAN_F11R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2298 #define  CAN_F11R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2299 #define  CAN_F11R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2300 #define  CAN_F11R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2301 #define  CAN_F11R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2302 #define  CAN_F11R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2303 #define  CAN_F11R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2304 #define  CAN_F11R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2305 #define  CAN_F11R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2306 #define  CAN_F11R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2307 #define  CAN_F11R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2308 #define  CAN_F11R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2309 #define  CAN_F11R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2310 #define  CAN_F11R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2311 #define  CAN_F11R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2312 #define  CAN_F11R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2313 #define  CAN_F11R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2314 #define  CAN_F11R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2315 #define  CAN_F11R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2316
2317 /*******************  Bit definition for CAN_F12R1 register  ******************/
2318 #define  CAN_F12R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2319 #define  CAN_F12R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2320 #define  CAN_F12R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2321 #define  CAN_F12R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2322 #define  CAN_F12R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2323 #define  CAN_F12R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2324 #define  CAN_F12R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2325 #define  CAN_F12R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2326 #define  CAN_F12R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2327 #define  CAN_F12R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2328 #define  CAN_F12R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2329 #define  CAN_F12R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2330 #define  CAN_F12R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2331 #define  CAN_F12R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2332 #define  CAN_F12R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2333 #define  CAN_F12R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2334 #define  CAN_F12R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2335 #define  CAN_F12R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2336 #define  CAN_F12R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2337 #define  CAN_F12R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2338 #define  CAN_F12R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2339 #define  CAN_F12R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2340 #define  CAN_F12R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2341 #define  CAN_F12R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2342 #define  CAN_F12R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2343 #define  CAN_F12R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2344 #define  CAN_F12R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2345 #define  CAN_F12R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2346 #define  CAN_F12R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2347 #define  CAN_F12R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2348 #define  CAN_F12R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2349 #define  CAN_F12R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2350
2351 /*******************  Bit definition for CAN_F13R1 register  ******************/
2352 #define  CAN_F13R1_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2353 #define  CAN_F13R1_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2354 #define  CAN_F13R1_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2355 #define  CAN_F13R1_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2356 #define  CAN_F13R1_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2357 #define  CAN_F13R1_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2358 #define  CAN_F13R1_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2359 #define  CAN_F13R1_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2360 #define  CAN_F13R1_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2361 #define  CAN_F13R1_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2362 #define  CAN_F13R1_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2363 #define  CAN_F13R1_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2364 #define  CAN_F13R1_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2365 #define  CAN_F13R1_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2366 #define  CAN_F13R1_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2367 #define  CAN_F13R1_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2368 #define  CAN_F13R1_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2369 #define  CAN_F13R1_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2370 #define  CAN_F13R1_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2371 #define  CAN_F13R1_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2372 #define  CAN_F13R1_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2373 #define  CAN_F13R1_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2374 #define  CAN_F13R1_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2375 #define  CAN_F13R1_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2376 #define  CAN_F13R1_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2377 #define  CAN_F13R1_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2378 #define  CAN_F13R1_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2379 #define  CAN_F13R1_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2380 #define  CAN_F13R1_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2381 #define  CAN_F13R1_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2382 #define  CAN_F13R1_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2383 #define  CAN_F13R1_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2384
2385 /*******************  Bit definition for CAN_F0R2 register  *******************/
2386 #define  CAN_F0R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2387 #define  CAN_F0R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2388 #define  CAN_F0R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2389 #define  CAN_F0R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2390 #define  CAN_F0R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2391 #define  CAN_F0R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2392 #define  CAN_F0R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2393 #define  CAN_F0R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2394 #define  CAN_F0R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2395 #define  CAN_F0R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2396 #define  CAN_F0R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2397 #define  CAN_F0R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2398 #define  CAN_F0R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2399 #define  CAN_F0R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2400 #define  CAN_F0R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2401 #define  CAN_F0R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2402 #define  CAN_F0R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2403 #define  CAN_F0R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2404 #define  CAN_F0R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2405 #define  CAN_F0R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2406 #define  CAN_F0R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2407 #define  CAN_F0R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2408 #define  CAN_F0R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2409 #define  CAN_F0R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2410 #define  CAN_F0R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2411 #define  CAN_F0R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2412 #define  CAN_F0R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2413 #define  CAN_F0R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2414 #define  CAN_F0R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2415 #define  CAN_F0R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2416 #define  CAN_F0R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2417 #define  CAN_F0R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2418
2419 /*******************  Bit definition for CAN_F1R2 register  *******************/
2420 #define  CAN_F1R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2421 #define  CAN_F1R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2422 #define  CAN_F1R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2423 #define  CAN_F1R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2424 #define  CAN_F1R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2425 #define  CAN_F1R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2426 #define  CAN_F1R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2427 #define  CAN_F1R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2428 #define  CAN_F1R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2429 #define  CAN_F1R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2430 #define  CAN_F1R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2431 #define  CAN_F1R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2432 #define  CAN_F1R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2433 #define  CAN_F1R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2434 #define  CAN_F1R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2435 #define  CAN_F1R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2436 #define  CAN_F1R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2437 #define  CAN_F1R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2438 #define  CAN_F1R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2439 #define  CAN_F1R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2440 #define  CAN_F1R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2441 #define  CAN_F1R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2442 #define  CAN_F1R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2443 #define  CAN_F1R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2444 #define  CAN_F1R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2445 #define  CAN_F1R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2446 #define  CAN_F1R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2447 #define  CAN_F1R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2448 #define  CAN_F1R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2449 #define  CAN_F1R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2450 #define  CAN_F1R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2451 #define  CAN_F1R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2452
2453 /*******************  Bit definition for CAN_F2R2 register  *******************/
2454 #define  CAN_F2R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2455 #define  CAN_F2R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2456 #define  CAN_F2R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2457 #define  CAN_F2R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2458 #define  CAN_F2R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2459 #define  CAN_F2R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2460 #define  CAN_F2R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2461 #define  CAN_F2R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2462 #define  CAN_F2R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2463 #define  CAN_F2R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2464 #define  CAN_F2R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2465 #define  CAN_F2R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2466 #define  CAN_F2R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2467 #define  CAN_F2R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2468 #define  CAN_F2R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2469 #define  CAN_F2R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2470 #define  CAN_F2R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2471 #define  CAN_F2R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2472 #define  CAN_F2R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2473 #define  CAN_F2R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2474 #define  CAN_F2R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2475 #define  CAN_F2R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2476 #define  CAN_F2R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2477 #define  CAN_F2R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2478 #define  CAN_F2R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2479 #define  CAN_F2R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2480 #define  CAN_F2R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2481 #define  CAN_F2R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2482 #define  CAN_F2R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2483 #define  CAN_F2R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2484 #define  CAN_F2R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2485 #define  CAN_F2R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2486
2487 /*******************  Bit definition for CAN_F3R2 register  *******************/
2488 #define  CAN_F3R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2489 #define  CAN_F3R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2490 #define  CAN_F3R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2491 #define  CAN_F3R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2492 #define  CAN_F3R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2493 #define  CAN_F3R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2494 #define  CAN_F3R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2495 #define  CAN_F3R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2496 #define  CAN_F3R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2497 #define  CAN_F3R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2498 #define  CAN_F3R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2499 #define  CAN_F3R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2500 #define  CAN_F3R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2501 #define  CAN_F3R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2502 #define  CAN_F3R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2503 #define  CAN_F3R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2504 #define  CAN_F3R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2505 #define  CAN_F3R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2506 #define  CAN_F3R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2507 #define  CAN_F3R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2508 #define  CAN_F3R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2509 #define  CAN_F3R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2510 #define  CAN_F3R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2511 #define  CAN_F3R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2512 #define  CAN_F3R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2513 #define  CAN_F3R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2514 #define  CAN_F3R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2515 #define  CAN_F3R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2516 #define  CAN_F3R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2517 #define  CAN_F3R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2518 #define  CAN_F3R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2519 #define  CAN_F3R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2520
2521 /*******************  Bit definition for CAN_F4R2 register  *******************/
2522 #define  CAN_F4R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2523 #define  CAN_F4R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2524 #define  CAN_F4R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2525 #define  CAN_F4R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2526 #define  CAN_F4R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2527 #define  CAN_F4R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2528 #define  CAN_F4R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2529 #define  CAN_F4R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2530 #define  CAN_F4R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2531 #define  CAN_F4R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2532 #define  CAN_F4R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2533 #define  CAN_F4R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2534 #define  CAN_F4R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2535 #define  CAN_F4R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2536 #define  CAN_F4R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2537 #define  CAN_F4R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2538 #define  CAN_F4R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2539 #define  CAN_F4R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2540 #define  CAN_F4R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2541 #define  CAN_F4R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2542 #define  CAN_F4R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2543 #define  CAN_F4R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2544 #define  CAN_F4R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2545 #define  CAN_F4R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2546 #define  CAN_F4R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2547 #define  CAN_F4R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2548 #define  CAN_F4R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2549 #define  CAN_F4R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2550 #define  CAN_F4R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2551 #define  CAN_F4R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2552 #define  CAN_F4R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2553 #define  CAN_F4R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2554
2555 /*******************  Bit definition for CAN_F5R2 register  *******************/
2556 #define  CAN_F5R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2557 #define  CAN_F5R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2558 #define  CAN_F5R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2559 #define  CAN_F5R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2560 #define  CAN_F5R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2561 #define  CAN_F5R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2562 #define  CAN_F5R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2563 #define  CAN_F5R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2564 #define  CAN_F5R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2565 #define  CAN_F5R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2566 #define  CAN_F5R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2567 #define  CAN_F5R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2568 #define  CAN_F5R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2569 #define  CAN_F5R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2570 #define  CAN_F5R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2571 #define  CAN_F5R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2572 #define  CAN_F5R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2573 #define  CAN_F5R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2574 #define  CAN_F5R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2575 #define  CAN_F5R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2576 #define  CAN_F5R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2577 #define  CAN_F5R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2578 #define  CAN_F5R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2579 #define  CAN_F5R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2580 #define  CAN_F5R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2581 #define  CAN_F5R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2582 #define  CAN_F5R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2583 #define  CAN_F5R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2584 #define  CAN_F5R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2585 #define  CAN_F5R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2586 #define  CAN_F5R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2587 #define  CAN_F5R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2588
2589 /*******************  Bit definition for CAN_F6R2 register  *******************/
2590 #define  CAN_F6R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2591 #define  CAN_F6R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2592 #define  CAN_F6R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2593 #define  CAN_F6R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2594 #define  CAN_F6R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2595 #define  CAN_F6R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2596 #define  CAN_F6R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2597 #define  CAN_F6R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2598 #define  CAN_F6R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2599 #define  CAN_F6R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2600 #define  CAN_F6R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2601 #define  CAN_F6R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2602 #define  CAN_F6R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2603 #define  CAN_F6R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2604 #define  CAN_F6R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2605 #define  CAN_F6R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2606 #define  CAN_F6R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2607 #define  CAN_F6R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2608 #define  CAN_F6R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2609 #define  CAN_F6R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2610 #define  CAN_F6R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2611 #define  CAN_F6R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2612 #define  CAN_F6R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2613 #define  CAN_F6R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2614 #define  CAN_F6R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2615 #define  CAN_F6R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2616 #define  CAN_F6R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2617 #define  CAN_F6R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2618 #define  CAN_F6R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2619 #define  CAN_F6R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2620 #define  CAN_F6R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2621 #define  CAN_F6R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2622
2623 /*******************  Bit definition for CAN_F7R2 register  *******************/
2624 #define  CAN_F7R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2625 #define  CAN_F7R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2626 #define  CAN_F7R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2627 #define  CAN_F7R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2628 #define  CAN_F7R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2629 #define  CAN_F7R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2630 #define  CAN_F7R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2631 #define  CAN_F7R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2632 #define  CAN_F7R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2633 #define  CAN_F7R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2634 #define  CAN_F7R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2635 #define  CAN_F7R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2636 #define  CAN_F7R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2637 #define  CAN_F7R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2638 #define  CAN_F7R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2639 #define  CAN_F7R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2640 #define  CAN_F7R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2641 #define  CAN_F7R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2642 #define  CAN_F7R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2643 #define  CAN_F7R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2644 #define  CAN_F7R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2645 #define  CAN_F7R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2646 #define  CAN_F7R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2647 #define  CAN_F7R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2648 #define  CAN_F7R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2649 #define  CAN_F7R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2650 #define  CAN_F7R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2651 #define  CAN_F7R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2652 #define  CAN_F7R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2653 #define  CAN_F7R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2654 #define  CAN_F7R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2655 #define  CAN_F7R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2656
2657 /*******************  Bit definition for CAN_F8R2 register  *******************/
2658 #define  CAN_F8R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2659 #define  CAN_F8R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2660 #define  CAN_F8R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2661 #define  CAN_F8R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2662 #define  CAN_F8R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2663 #define  CAN_F8R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2664 #define  CAN_F8R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2665 #define  CAN_F8R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2666 #define  CAN_F8R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2667 #define  CAN_F8R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2668 #define  CAN_F8R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2669 #define  CAN_F8R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2670 #define  CAN_F8R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2671 #define  CAN_F8R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2672 #define  CAN_F8R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2673 #define  CAN_F8R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2674 #define  CAN_F8R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2675 #define  CAN_F8R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2676 #define  CAN_F8R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2677 #define  CAN_F8R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2678 #define  CAN_F8R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2679 #define  CAN_F8R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2680 #define  CAN_F8R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2681 #define  CAN_F8R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2682 #define  CAN_F8R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2683 #define  CAN_F8R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2684 #define  CAN_F8R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2685 #define  CAN_F8R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2686 #define  CAN_F8R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2687 #define  CAN_F8R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2688 #define  CAN_F8R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2689 #define  CAN_F8R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2690
2691 /*******************  Bit definition for CAN_F9R2 register  *******************/
2692 #define  CAN_F9R2_FB0                        ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2693 #define  CAN_F9R2_FB1                        ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2694 #define  CAN_F9R2_FB2                        ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2695 #define  CAN_F9R2_FB3                        ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2696 #define  CAN_F9R2_FB4                        ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2697 #define  CAN_F9R2_FB5                        ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2698 #define  CAN_F9R2_FB6                        ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2699 #define  CAN_F9R2_FB7                        ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2700 #define  CAN_F9R2_FB8                        ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2701 #define  CAN_F9R2_FB9                        ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2702 #define  CAN_F9R2_FB10                       ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2703 #define  CAN_F9R2_FB11                       ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2704 #define  CAN_F9R2_FB12                       ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2705 #define  CAN_F9R2_FB13                       ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2706 #define  CAN_F9R2_FB14                       ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2707 #define  CAN_F9R2_FB15                       ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2708 #define  CAN_F9R2_FB16                       ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2709 #define  CAN_F9R2_FB17                       ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2710 #define  CAN_F9R2_FB18                       ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2711 #define  CAN_F9R2_FB19                       ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2712 #define  CAN_F9R2_FB20                       ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2713 #define  CAN_F9R2_FB21                       ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2714 #define  CAN_F9R2_FB22                       ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2715 #define  CAN_F9R2_FB23                       ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2716 #define  CAN_F9R2_FB24                       ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2717 #define  CAN_F9R2_FB25                       ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2718 #define  CAN_F9R2_FB26                       ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2719 #define  CAN_F9R2_FB27                       ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2720 #define  CAN_F9R2_FB28                       ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2721 #define  CAN_F9R2_FB29                       ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2722 #define  CAN_F9R2_FB30                       ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2723 #define  CAN_F9R2_FB31                       ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2724
2725 /*******************  Bit definition for CAN_F10R2 register  ******************/
2726 #define  CAN_F10R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2727 #define  CAN_F10R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2728 #define  CAN_F10R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2729 #define  CAN_F10R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2730 #define  CAN_F10R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2731 #define  CAN_F10R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2732 #define  CAN_F10R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2733 #define  CAN_F10R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2734 #define  CAN_F10R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2735 #define  CAN_F10R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2736 #define  CAN_F10R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2737 #define  CAN_F10R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2738 #define  CAN_F10R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2739 #define  CAN_F10R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2740 #define  CAN_F10R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2741 #define  CAN_F10R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2742 #define  CAN_F10R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2743 #define  CAN_F10R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2744 #define  CAN_F10R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2745 #define  CAN_F10R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2746 #define  CAN_F10R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2747 #define  CAN_F10R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2748 #define  CAN_F10R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2749 #define  CAN_F10R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2750 #define  CAN_F10R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2751 #define  CAN_F10R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2752 #define  CAN_F10R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2753 #define  CAN_F10R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2754 #define  CAN_F10R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2755 #define  CAN_F10R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2756 #define  CAN_F10R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2757 #define  CAN_F10R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2758
2759 /*******************  Bit definition for CAN_F11R2 register  ******************/
2760 #define  CAN_F11R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2761 #define  CAN_F11R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2762 #define  CAN_F11R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2763 #define  CAN_F11R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2764 #define  CAN_F11R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2765 #define  CAN_F11R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2766 #define  CAN_F11R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2767 #define  CAN_F11R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2768 #define  CAN_F11R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2769 #define  CAN_F11R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2770 #define  CAN_F11R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2771 #define  CAN_F11R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2772 #define  CAN_F11R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2773 #define  CAN_F11R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2774 #define  CAN_F11R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2775 #define  CAN_F11R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2776 #define  CAN_F11R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2777 #define  CAN_F11R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2778 #define  CAN_F11R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2779 #define  CAN_F11R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2780 #define  CAN_F11R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2781 #define  CAN_F11R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2782 #define  CAN_F11R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2783 #define  CAN_F11R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2784 #define  CAN_F11R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2785 #define  CAN_F11R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2786 #define  CAN_F11R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2787 #define  CAN_F11R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2788 #define  CAN_F11R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2789 #define  CAN_F11R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2790 #define  CAN_F11R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2791 #define  CAN_F11R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2792
2793 /*******************  Bit definition for CAN_F12R2 register  ******************/
2794 #define  CAN_F12R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2795 #define  CAN_F12R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2796 #define  CAN_F12R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2797 #define  CAN_F12R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2798 #define  CAN_F12R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2799 #define  CAN_F12R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2800 #define  CAN_F12R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2801 #define  CAN_F12R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2802 #define  CAN_F12R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2803 #define  CAN_F12R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2804 #define  CAN_F12R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2805 #define  CAN_F12R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2806 #define  CAN_F12R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2807 #define  CAN_F12R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2808 #define  CAN_F12R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2809 #define  CAN_F12R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2810 #define  CAN_F12R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2811 #define  CAN_F12R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2812 #define  CAN_F12R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2813 #define  CAN_F12R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2814 #define  CAN_F12R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2815 #define  CAN_F12R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2816 #define  CAN_F12R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2817 #define  CAN_F12R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2818 #define  CAN_F12R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2819 #define  CAN_F12R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2820 #define  CAN_F12R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2821 #define  CAN_F12R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2822 #define  CAN_F12R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2823 #define  CAN_F12R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2824 #define  CAN_F12R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2825 #define  CAN_F12R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2826
2827 /*******************  Bit definition for CAN_F13R2 register  ******************/
2828 #define  CAN_F13R2_FB0                       ((uint32_t)0x00000001)        /*!<Filter bit 0 */
2829 #define  CAN_F13R2_FB1                       ((uint32_t)0x00000002)        /*!<Filter bit 1 */
2830 #define  CAN_F13R2_FB2                       ((uint32_t)0x00000004)        /*!<Filter bit 2 */
2831 #define  CAN_F13R2_FB3                       ((uint32_t)0x00000008)        /*!<Filter bit 3 */
2832 #define  CAN_F13R2_FB4                       ((uint32_t)0x00000010)        /*!<Filter bit 4 */
2833 #define  CAN_F13R2_FB5                       ((uint32_t)0x00000020)        /*!<Filter bit 5 */
2834 #define  CAN_F13R2_FB6                       ((uint32_t)0x00000040)        /*!<Filter bit 6 */
2835 #define  CAN_F13R2_FB7                       ((uint32_t)0x00000080)        /*!<Filter bit 7 */
2836 #define  CAN_F13R2_FB8                       ((uint32_t)0x00000100)        /*!<Filter bit 8 */
2837 #define  CAN_F13R2_FB9                       ((uint32_t)0x00000200)        /*!<Filter bit 9 */
2838 #define  CAN_F13R2_FB10                      ((uint32_t)0x00000400)        /*!<Filter bit 10 */
2839 #define  CAN_F13R2_FB11                      ((uint32_t)0x00000800)        /*!<Filter bit 11 */
2840 #define  CAN_F13R2_FB12                      ((uint32_t)0x00001000)        /*!<Filter bit 12 */
2841 #define  CAN_F13R2_FB13                      ((uint32_t)0x00002000)        /*!<Filter bit 13 */
2842 #define  CAN_F13R2_FB14                      ((uint32_t)0x00004000)        /*!<Filter bit 14 */
2843 #define  CAN_F13R2_FB15                      ((uint32_t)0x00008000)        /*!<Filter bit 15 */
2844 #define  CAN_F13R2_FB16                      ((uint32_t)0x00010000)        /*!<Filter bit 16 */
2845 #define  CAN_F13R2_FB17                      ((uint32_t)0x00020000)        /*!<Filter bit 17 */
2846 #define  CAN_F13R2_FB18                      ((uint32_t)0x00040000)        /*!<Filter bit 18 */
2847 #define  CAN_F13R2_FB19                      ((uint32_t)0x00080000)        /*!<Filter bit 19 */
2848 #define  CAN_F13R2_FB20                      ((uint32_t)0x00100000)        /*!<Filter bit 20 */
2849 #define  CAN_F13R2_FB21                      ((uint32_t)0x00200000)        /*!<Filter bit 21 */
2850 #define  CAN_F13R2_FB22                      ((uint32_t)0x00400000)        /*!<Filter bit 22 */
2851 #define  CAN_F13R2_FB23                      ((uint32_t)0x00800000)        /*!<Filter bit 23 */
2852 #define  CAN_F13R2_FB24                      ((uint32_t)0x01000000)        /*!<Filter bit 24 */
2853 #define  CAN_F13R2_FB25                      ((uint32_t)0x02000000)        /*!<Filter bit 25 */
2854 #define  CAN_F13R2_FB26                      ((uint32_t)0x04000000)        /*!<Filter bit 26 */
2855 #define  CAN_F13R2_FB27                      ((uint32_t)0x08000000)        /*!<Filter bit 27 */
2856 #define  CAN_F13R2_FB28                      ((uint32_t)0x10000000)        /*!<Filter bit 28 */
2857 #define  CAN_F13R2_FB29                      ((uint32_t)0x20000000)        /*!<Filter bit 29 */
2858 #define  CAN_F13R2_FB30                      ((uint32_t)0x40000000)        /*!<Filter bit 30 */
2859 #define  CAN_F13R2_FB31                      ((uint32_t)0x80000000)        /*!<Filter bit 31 */
2860
2861 /******************************************************************************/
2862 /*                                                                            */
2863 /*                          CRC calculation unit                              */
2864 /*                                                                            */
2865 /******************************************************************************/
2866 /*******************  Bit definition for CRC_DR register  *********************/
2867 #define  CRC_DR_DR                           ((uint32_t)0xFFFFFFFF) /*!< Data register bits */
2868
2869
2870 /*******************  Bit definition for CRC_IDR register  ********************/
2871 #define  CRC_IDR_IDR                         ((uint8_t)0xFF)        /*!< General-purpose 8-bit data register bits */
2872
2873
2874 /********************  Bit definition for CRC_CR register  ********************/
2875 #define  CRC_CR_RESET                        ((uint8_t)0x01)        /*!< RESET bit */
2876
2877 /******************************************************************************/
2878 /*                                                                            */
2879 /*                            Crypto Processor                                */
2880 /*                                                                            */
2881 /******************************************************************************/
2882 /******************* Bits definition for CRYP_CR register  ********************/
2883 #define CRYP_CR_ALGODIR                      ((uint32_t)0x00000004)
2884
2885 #define CRYP_CR_ALGOMODE                     ((uint32_t)0x00000038)
2886 #define CRYP_CR_ALGOMODE_0                   ((uint32_t)0x00000008)
2887 #define CRYP_CR_ALGOMODE_1                   ((uint32_t)0x00000010)
2888 #define CRYP_CR_ALGOMODE_2                   ((uint32_t)0x00000020)
2889 #define CRYP_CR_ALGOMODE_TDES_ECB            ((uint32_t)0x00000000)
2890 #define CRYP_CR_ALGOMODE_TDES_CBC            ((uint32_t)0x00000008)
2891 #define CRYP_CR_ALGOMODE_DES_ECB             ((uint32_t)0x00000010)
2892 #define CRYP_CR_ALGOMODE_DES_CBC             ((uint32_t)0x00000018)
2893 #define CRYP_CR_ALGOMODE_AES_ECB             ((uint32_t)0x00000020)
2894 #define CRYP_CR_ALGOMODE_AES_CBC             ((uint32_t)0x00000028)
2895 #define CRYP_CR_ALGOMODE_AES_CTR             ((uint32_t)0x00000030)
2896 #define CRYP_CR_ALGOMODE_AES_KEY             ((uint32_t)0x00000038)
2897
2898 #define CRYP_CR_DATATYPE                     ((uint32_t)0x000000C0)
2899 #define CRYP_CR_DATATYPE_0                   ((uint32_t)0x00000040)
2900 #define CRYP_CR_DATATYPE_1                   ((uint32_t)0x00000080)
2901 #define CRYP_CR_KEYSIZE                      ((uint32_t)0x00000300)
2902 #define CRYP_CR_KEYSIZE_0                    ((uint32_t)0x00000100)
2903 #define CRYP_CR_KEYSIZE_1                    ((uint32_t)0x00000200)
2904 #define CRYP_CR_FFLUSH                       ((uint32_t)0x00004000)
2905 #define CRYP_CR_CRYPEN                       ((uint32_t)0x00008000)
2906 /****************** Bits definition for CRYP_SR register  *********************/
2907 #define CRYP_SR_IFEM                         ((uint32_t)0x00000001)
2908 #define CRYP_SR_IFNF                         ((uint32_t)0x00000002)
2909 #define CRYP_SR_OFNE                         ((uint32_t)0x00000004)
2910 #define CRYP_SR_OFFU                         ((uint32_t)0x00000008)
2911 #define CRYP_SR_BUSY                         ((uint32_t)0x00000010)
2912 /****************** Bits definition for CRYP_DMACR register  ******************/
2913 #define CRYP_DMACR_DIEN                      ((uint32_t)0x00000001)
2914 #define CRYP_DMACR_DOEN                      ((uint32_t)0x00000002)
2915 /*****************  Bits definition for CRYP_IMSCR register  ******************/
2916 #define CRYP_IMSCR_INIM                      ((uint32_t)0x00000001)
2917 #define CRYP_IMSCR_OUTIM                     ((uint32_t)0x00000002)
2918 /****************** Bits definition for CRYP_RISR register  *******************/
2919 #define CRYP_RISR_OUTRIS                     ((uint32_t)0x00000001)
2920 #define CRYP_RISR_INRIS                      ((uint32_t)0x00000002)
2921 /****************** Bits definition for CRYP_MISR register  *******************/
2922 #define CRYP_MISR_INMIS                      ((uint32_t)0x00000001)
2923 #define CRYP_MISR_OUTMIS                     ((uint32_t)0x00000002)
2924
2925 /******************************************************************************/
2926 /*                                                                            */
2927 /*                      Digital to Analog Converter                           */
2928 /*                                                                            */
2929 /******************************************************************************/
2930 /********************  Bit definition for DAC_CR register  ********************/
2931 #define  DAC_CR_EN1                          ((uint32_t)0x00000001)        /*!<DAC channel1 enable */
2932 #define  DAC_CR_BOFF1                        ((uint32_t)0x00000002)        /*!<DAC channel1 output buffer disable */
2933 #define  DAC_CR_TEN1                         ((uint32_t)0x00000004)        /*!<DAC channel1 Trigger enable */
2934
2935 #define  DAC_CR_TSEL1                        ((uint32_t)0x00000038)        /*!<TSEL1[2:0] (DAC channel1 Trigger selection) */
2936 #define  DAC_CR_TSEL1_0                      ((uint32_t)0x00000008)        /*!<Bit 0 */
2937 #define  DAC_CR_TSEL1_1                      ((uint32_t)0x00000010)        /*!<Bit 1 */
2938 #define  DAC_CR_TSEL1_2                      ((uint32_t)0x00000020)        /*!<Bit 2 */
2939
2940 #define  DAC_CR_WAVE1                        ((uint32_t)0x000000C0)        /*!<WAVE1[1:0] (DAC channel1 noise/triangle wave generation enable) */
2941 #define  DAC_CR_WAVE1_0                      ((uint32_t)0x00000040)        /*!<Bit 0 */
2942 #define  DAC_CR_WAVE1_1                      ((uint32_t)0x00000080)        /*!<Bit 1 */
2943
2944 #define  DAC_CR_MAMP1                        ((uint32_t)0x00000F00)        /*!<MAMP1[3:0] (DAC channel1 Mask/Amplitude selector) */
2945 #define  DAC_CR_MAMP1_0                      ((uint32_t)0x00000100)        /*!<Bit 0 */
2946 #define  DAC_CR_MAMP1_1                      ((uint32_t)0x00000200)        /*!<Bit 1 */
2947 #define  DAC_CR_MAMP1_2                      ((uint32_t)0x00000400)        /*!<Bit 2 */
2948 #define  DAC_CR_MAMP1_3                      ((uint32_t)0x00000800)        /*!<Bit 3 */
2949
2950 #define  DAC_CR_DMAEN1                       ((uint32_t)0x00001000)        /*!<DAC channel1 DMA enable */
2951 #define  DAC_CR_EN2                          ((uint32_t)0x00010000)        /*!<DAC channel2 enable */
2952 #define  DAC_CR_BOFF2                        ((uint32_t)0x00020000)        /*!<DAC channel2 output buffer disable */
2953 #define  DAC_CR_TEN2                         ((uint32_t)0x00040000)        /*!<DAC channel2 Trigger enable */
2954
2955 #define  DAC_CR_TSEL2                        ((uint32_t)0x00380000)        /*!<TSEL2[2:0] (DAC channel2 Trigger selection) */
2956 #define  DAC_CR_TSEL2_0                      ((uint32_t)0x00080000)        /*!<Bit 0 */
2957 #define  DAC_CR_TSEL2_1                      ((uint32_t)0x00100000)        /*!<Bit 1 */
2958 #define  DAC_CR_TSEL2_2                      ((uint32_t)0x00200000)        /*!<Bit 2 */
2959
2960 #define  DAC_CR_WAVE2                        ((uint32_t)0x00C00000)        /*!<WAVE2[1:0] (DAC channel2 noise/triangle wave generation enable) */
2961 #define  DAC_CR_WAVE2_0                      ((uint32_t)0x00400000)        /*!<Bit 0 */
2962 #define  DAC_CR_WAVE2_1                      ((uint32_t)0x00800000)        /*!<Bit 1 */
2963
2964 #define  DAC_CR_MAMP2                        ((uint32_t)0x0F000000)        /*!<MAMP2[3:0] (DAC channel2 Mask/Amplitude selector) */
2965 #define  DAC_CR_MAMP2_0                      ((uint32_t)0x01000000)        /*!<Bit 0 */
2966 #define  DAC_CR_MAMP2_1                      ((uint32_t)0x02000000)        /*!<Bit 1 */
2967 #define  DAC_CR_MAMP2_2                      ((uint32_t)0x04000000)        /*!<Bit 2 */
2968 #define  DAC_CR_MAMP2_3                      ((uint32_t)0x08000000)        /*!<Bit 3 */
2969
2970 #define  DAC_CR_DMAEN2                       ((uint32_t)0x10000000)        /*!<DAC channel2 DMA enabled */
2971
2972 /*****************  Bit definition for DAC_SWTRIGR register  ******************/
2973 #define  DAC_SWTRIGR_SWTRIG1                 ((uint8_t)0x01)               /*!<DAC channel1 software trigger */
2974 #define  DAC_SWTRIGR_SWTRIG2                 ((uint8_t)0x02)               /*!<DAC channel2 software trigger */
2975
2976 /*****************  Bit definition for DAC_DHR12R1 register  ******************/
2977 #define  DAC_DHR12R1_DACC1DHR                ((uint16_t)0x0FFF)            /*!<DAC channel1 12-bit Right aligned data */
2978
2979 /*****************  Bit definition for DAC_DHR12L1 register  ******************/
2980 #define  DAC_DHR12L1_DACC1DHR                ((uint16_t)0xFFF0)            /*!<DAC channel1 12-bit Left aligned data */
2981
2982 /******************  Bit definition for DAC_DHR8R1 register  ******************/
2983 #define  DAC_DHR8R1_DACC1DHR                 ((uint8_t)0xFF)               /*!<DAC channel1 8-bit Right aligned data */
2984
2985 /*****************  Bit definition for DAC_DHR12R2 register  ******************/
2986 #define  DAC_DHR12R2_DACC2DHR                ((uint16_t)0x0FFF)            /*!<DAC channel2 12-bit Right aligned data */
2987
2988 /*****************  Bit definition for DAC_DHR12L2 register  ******************/
2989 #define  DAC_DHR12L2_DACC2DHR                ((uint16_t)0xFFF0)            /*!<DAC channel2 12-bit Left aligned data */
2990
2991 /******************  Bit definition for DAC_DHR8R2 register  ******************/
2992 #define  DAC_DHR8R2_DACC2DHR                 ((uint8_t)0xFF)               /*!<DAC channel2 8-bit Right aligned data */
2993
2994 /*****************  Bit definition for DAC_DHR12RD register  ******************/
2995 #define  DAC_DHR12RD_DACC1DHR                ((uint32_t)0x00000FFF)        /*!<DAC channel1 12-bit Right aligned data */
2996 #define  DAC_DHR12RD_DACC2DHR                ((uint32_t)0x0FFF0000)        /*!<DAC channel2 12-bit Right aligned data */
2997
2998 /*****************  Bit definition for DAC_DHR12LD register  ******************/
2999 #define  DAC_DHR12LD_DACC1DHR                ((uint32_t)0x0000FFF0)        /*!<DAC channel1 12-bit Left aligned data */
3000 #define  DAC_DHR12LD_DACC2DHR                ((uint32_t)0xFFF00000)        /*!<DAC channel2 12-bit Left aligned data */
3001
3002 /******************  Bit definition for DAC_DHR8RD register  ******************/
3003 #define  DAC_DHR8RD_DACC1DHR                 ((uint16_t)0x00FF)            /*!<DAC channel1 8-bit Right aligned data */
3004 #define  DAC_DHR8RD_DACC2DHR                 ((uint16_t)0xFF00)            /*!<DAC channel2 8-bit Right aligned data */
3005
3006 /*******************  Bit definition for DAC_DOR1 register  *******************/
3007 #define  DAC_DOR1_DACC1DOR                   ((uint16_t)0x0FFF)            /*!<DAC channel1 data output */
3008
3009 /*******************  Bit definition for DAC_DOR2 register  *******************/
3010 #define  DAC_DOR2_DACC2DOR                   ((uint16_t)0x0FFF)            /*!<DAC channel2 data output */
3011
3012 /********************  Bit definition for DAC_SR register  ********************/
3013 #define  DAC_SR_DMAUDR1                      ((uint32_t)0x00002000)        /*!<DAC channel1 DMA underrun flag */
3014 #define  DAC_SR_DMAUDR2                      ((uint32_t)0x20000000)        /*!<DAC channel2 DMA underrun flag */
3015
3016 /******************************************************************************/
3017 /*                                                                            */
3018 /*                                 Debug MCU                                  */
3019 /*                                                                            */
3020 /******************************************************************************/
3021
3022 /******************************************************************************/
3023 /*                                                                            */
3024 /*                                    DCMI                                    */
3025 /*                                                                            */
3026 /******************************************************************************/
3027 /********************  Bits definition for DCMI_CR register  ******************/
3028 #define DCMI_CR_CAPTURE                      ((uint32_t)0x00000001)
3029 #define DCMI_CR_CM                           ((uint32_t)0x00000002)
3030 #define DCMI_CR_CROP                         ((uint32_t)0x00000004)
3031 #define DCMI_CR_JPEG                         ((uint32_t)0x00000008)
3032 #define DCMI_CR_ESS                          ((uint32_t)0x00000010)
3033 #define DCMI_CR_PCKPOL                       ((uint32_t)0x00000020)
3034 #define DCMI_CR_HSPOL                        ((uint32_t)0x00000040)
3035 #define DCMI_CR_VSPOL                        ((uint32_t)0x00000080)
3036 #define DCMI_CR_FCRC_0                       ((uint32_t)0x00000100)
3037 #define DCMI_CR_FCRC_1                       ((uint32_t)0x00000200)
3038 #define DCMI_CR_EDM_0                        ((uint32_t)0x00000400)
3039 #define DCMI_CR_EDM_1                        ((uint32_t)0x00000800)
3040 #define DCMI_CR_CRE                          ((uint32_t)0x00001000)
3041 #define DCMI_CR_ENABLE                       ((uint32_t)0x00004000)
3042
3043 /********************  Bits definition for DCMI_SR register  ******************/
3044 #define DCMI_SR_HSYNC                        ((uint32_t)0x00000001)
3045 #define DCMI_SR_VSYNC                        ((uint32_t)0x00000002)
3046 #define DCMI_SR_FNE                          ((uint32_t)0x00000004)
3047
3048 /********************  Bits definition for DCMI_RISR register  ****************/
3049 #define DCMI_RISR_FRAME_RIS                  ((uint32_t)0x00000001)
3050 #define DCMI_RISR_OVF_RIS                    ((uint32_t)0x00000002)
3051 #define DCMI_RISR_ERR_RIS                    ((uint32_t)0x00000004)
3052 #define DCMI_RISR_VSYNC_RIS                  ((uint32_t)0x00000008)
3053 #define DCMI_RISR_LINE_RIS                   ((uint32_t)0x00000010)
3054
3055 /********************  Bits definition for DCMI_IER register  *****************/
3056 #define DCMI_IER_FRAME_IE                    ((uint32_t)0x00000001)
3057 #define DCMI_IER_OVF_IE                      ((uint32_t)0x00000002)
3058 #define DCMI_IER_ERR_IE                      ((uint32_t)0x00000004)
3059 #define DCMI_IER_VSYNC_IE                    ((uint32_t)0x00000008)
3060 #define DCMI_IER_LINE_IE                     ((uint32_t)0x00000010)
3061
3062 /********************  Bits definition for DCMI_MISR register  ****************/
3063 #define DCMI_MISR_FRAME_MIS                  ((uint32_t)0x00000001)
3064 #define DCMI_MISR_OVF_MIS                    ((uint32_t)0x00000002)
3065 #define DCMI_MISR_ERR_MIS                    ((uint32_t)0x00000004)
3066 #define DCMI_MISR_VSYNC_MIS                  ((uint32_t)0x00000008)
3067 #define DCMI_MISR_LINE_MIS                   ((uint32_t)0x00000010)
3068
3069 /********************  Bits definition for DCMI_ICR register  *****************/
3070 #define DCMI_ICR_FRAME_ISC                   ((uint32_t)0x00000001)
3071 #define DCMI_ICR_OVF_ISC                     ((uint32_t)0x00000002)
3072 #define DCMI_ICR_ERR_ISC                     ((uint32_t)0x00000004)
3073 #define DCMI_ICR_VSYNC_ISC                   ((uint32_t)0x00000008)
3074 #define DCMI_ICR_LINE_ISC                    ((uint32_t)0x00000010)
3075
3076 /******************************************************************************/
3077 /*                                                                            */
3078 /*                             DMA Controller                                 */
3079 /*                                                                            */
3080 /******************************************************************************/
3081 /********************  Bits definition for DMA_SxCR register  *****************/
3082 #define DMA_SxCR_CHSEL                       ((uint32_t)0x0E000000)
3083 #define DMA_SxCR_CHSEL_0                     ((uint32_t)0x02000000)
3084 #define DMA_SxCR_CHSEL_1                     ((uint32_t)0x04000000)
3085 #define DMA_SxCR_CHSEL_2                     ((uint32_t)0x08000000)
3086 #define DMA_SxCR_MBURST                      ((uint32_t)0x01800000)
3087 #define DMA_SxCR_MBURST_0                    ((uint32_t)0x00800000)
3088 #define DMA_SxCR_MBURST_1                    ((uint32_t)0x01000000)
3089 #define DMA_SxCR_PBURST                      ((uint32_t)0x00600000)
3090 #define DMA_SxCR_PBURST_0                    ((uint32_t)0x00200000)
3091 #define DMA_SxCR_PBURST_1                    ((uint32_t)0x00400000)
3092 #define DMA_SxCR_ACK                         ((uint32_t)0x00100000)
3093 #define DMA_SxCR_CT                          ((uint32_t)0x00080000)
3094 #define DMA_SxCR_DBM                         ((uint32_t)0x00040000)
3095 #define DMA_SxCR_PL                          ((uint32_t)0x00030000)
3096 #define DMA_SxCR_PL_0                        ((uint32_t)0x00010000)
3097 #define DMA_SxCR_PL_1                        ((uint32_t)0x00020000)
3098 #define DMA_SxCR_PINCOS                      ((uint32_t)0x00008000)
3099 #define DMA_SxCR_MSIZE                       ((uint32_t)0x00006000)
3100 #define DMA_SxCR_MSIZE_0                     ((uint32_t)0x00002000)
3101 #define DMA_SxCR_MSIZE_1                     ((uint32_t)0x00004000)
3102 #define DMA_SxCR_PSIZE                       ((uint32_t)0x00001800)
3103 #define DMA_SxCR_PSIZE_0                     ((uint32_t)0x00000800)
3104 #define DMA_SxCR_PSIZE_1                     ((uint32_t)0x00001000)
3105 #define DMA_SxCR_MINC                        ((uint32_t)0x00000400)
3106 #define DMA_SxCR_PINC                        ((uint32_t)0x00000200)
3107 #define DMA_SxCR_CIRC                        ((uint32_t)0x00000100)
3108 #define DMA_SxCR_DIR                         ((uint32_t)0x000000C0)
3109 #define DMA_SxCR_DIR_0                       ((uint32_t)0x00000040)
3110 #define DMA_SxCR_DIR_1                       ((uint32_t)0x00000080)
3111 #define DMA_SxCR_PFCTRL                      ((uint32_t)0x00000020)
3112 #define DMA_SxCR_TCIE                        ((uint32_t)0x00000010)
3113 #define DMA_SxCR_HTIE                        ((uint32_t)0x00000008)
3114 #define DMA_SxCR_TEIE                        ((uint32_t)0x00000004)
3115 #define DMA_SxCR_DMEIE                       ((uint32_t)0x00000002)
3116 #define DMA_SxCR_EN                          ((uint32_t)0x00000001)
3117
3118 /********************  Bits definition for DMA_SxCNDTR register  **************/
3119 #define DMA_SxNDT                            ((uint32_t)0x0000FFFF)
3120 #define DMA_SxNDT_0                          ((uint32_t)0x00000001)
3121 #define DMA_SxNDT_1                          ((uint32_t)0x00000002)
3122 #define DMA_SxNDT_2                          ((uint32_t)0x00000004)
3123 #define DMA_SxNDT_3                          ((uint32_t)0x00000008)
3124 #define DMA_SxNDT_4                          ((uint32_t)0x00000010)
3125 #define DMA_SxNDT_5                          ((uint32_t)0x00000020)
3126 #define DMA_SxNDT_6                          ((uint32_t)0x00000040)
3127 #define DMA_SxNDT_7                          ((uint32_t)0x00000080)
3128 #define DMA_SxNDT_8                          ((uint32_t)0x00000100)
3129 #define DMA_SxNDT_9                          ((uint32_t)0x00000200)
3130 #define DMA_SxNDT_10                         ((uint32_t)0x00000400)
3131 #define DMA_SxNDT_11                         ((uint32_t)0x00000800)
3132 #define DMA_SxNDT_12                         ((uint32_t)0x00001000)
3133 #define DMA_SxNDT_13                         ((uint32_t)0x00002000)
3134 #define DMA_SxNDT_14                         ((uint32_t)0x00004000)
3135 #define DMA_SxNDT_15                         ((uint32_t)0x00008000)
3136
3137 /********************  Bits definition for DMA_SxFCR register  ****************/
3138 #define DMA_SxFCR_FEIE                       ((uint32_t)0x00000080)
3139 #define DMA_SxFCR_FS                         ((uint32_t)0x00000038)
3140 #define DMA_SxFCR_FS_0                       ((uint32_t)0x00000008)
3141 #define DMA_SxFCR_FS_1                       ((uint32_t)0x00000010)
3142 #define DMA_SxFCR_FS_2                       ((uint32_t)0x00000020)
3143 #define DMA_SxFCR_DMDIS                      ((uint32_t)0x00000004)
3144 #define DMA_SxFCR_FTH                        ((uint32_t)0x00000003)
3145 #define DMA_SxFCR_FTH_0                      ((uint32_t)0x00000001)
3146 #define DMA_SxFCR_FTH_1                      ((uint32_t)0x00000002)
3147
3148 /********************  Bits definition for DMA_LISR register  *****************/
3149 #define DMA_LISR_TCIF3                       ((uint32_t)0x08000000)
3150 #define DMA_LISR_HTIF3                       ((uint32_t)0x04000000)
3151 #define DMA_LISR_TEIF3                       ((uint32_t)0x02000000)
3152 #define DMA_LISR_DMEIF3                      ((uint32_t)0x01000000)
3153 #define DMA_LISR_FEIF3                       ((uint32_t)0x00400000)
3154 #define DMA_LISR_TCIF2                       ((uint32_t)0x00200000)
3155 #define DMA_LISR_HTIF2                       ((uint32_t)0x00100000)
3156 #define DMA_LISR_TEIF2                       ((uint32_t)0x00080000)
3157 #define DMA_LISR_DMEIF2                      ((uint32_t)0x00040000)
3158 #define DMA_LISR_FEIF2                       ((uint32_t)0x00010000)
3159 #define DMA_LISR_TCIF1                       ((uint32_t)0x00000800)
3160 #define DMA_LISR_HTIF1                       ((uint32_t)0x00000400)
3161 #define DMA_LISR_TEIF1                       ((uint32_t)0x00000200)
3162 #define DMA_LISR_DMEIF1                      ((uint32_t)0x00000100)
3163 #define DMA_LISR_FEIF1                       ((uint32_t)0x00000040)
3164 #define DMA_LISR_TCIF0                       ((uint32_t)0x00000020)
3165 #define DMA_LISR_HTIF0                       ((uint32_t)0x00000010)
3166 #define DMA_LISR_TEIF0                       ((uint32_t)0x00000008)
3167 #define DMA_LISR_DMEIF0                      ((uint32_t)0x00000004)
3168 #define DMA_LISR_FEIF0                       ((uint32_t)0x00000001)
3169
3170 /********************  Bits definition for DMA_HISR register  *****************/
3171 #define DMA_HISR_TCIF7                       ((uint32_t)0x08000000)
3172 #define DMA_HISR_HTIF7                       ((uint32_t)0x04000000)
3173 #define DMA_HISR_TEIF7                       ((uint32_t)0x02000000)
3174 #define DMA_HISR_DMEIF7                      ((uint32_t)0x01000000)
3175 #define DMA_HISR_FEIF7                       ((uint32_t)0x00400000)
3176 #define DMA_HISR_TCIF6                       ((uint32_t)0x00200000)
3177 #define DMA_HISR_HTIF6                       ((uint32_t)0x00100000)
3178 #define DMA_HISR_TEIF6                       ((uint32_t)0x00080000)
3179 #define DMA_HISR_DMEIF6                      ((uint32_t)0x00040000)
3180 #define DMA_HISR_FEIF6                       ((uint32_t)0x00010000)
3181 #define DMA_HISR_TCIF5                       ((uint32_t)0x00000800)
3182 #define DMA_HISR_HTIF5                       ((uint32_t)0x00000400)
3183 #define DMA_HISR_TEIF5                       ((uint32_t)0x00000200)
3184 #define DMA_HISR_DMEIF5                      ((uint32_t)0x00000100)
3185 #define DMA_HISR_FEIF5                       ((uint32_t)0x00000040)
3186 #define DMA_HISR_TCIF4                       ((uint32_t)0x00000020)
3187 #define DMA_HISR_HTIF4                       ((uint32_t)0x00000010)
3188 #define DMA_HISR_TEIF4                       ((uint32_t)0x00000008)
3189 #define DMA_HISR_DMEIF4                      ((uint32_t)0x00000004)
3190 #define DMA_HISR_FEIF4                       ((uint32_t)0x00000001)
3191
3192 /********************  Bits definition for DMA_LIFCR register  ****************/
3193 #define DMA_LIFCR_CTCIF3                     ((uint32_t)0x08000000)
3194 #define DMA_LIFCR_CHTIF3                     ((uint32_t)0x04000000)
3195 #define DMA_LIFCR_CTEIF3                     ((uint32_t)0x02000000)
3196 #define DMA_LIFCR_CDMEIF3                    ((uint32_t)0x01000000)
3197 #define DMA_LIFCR_CFEIF3                     ((uint32_t)0x00400000)
3198 #define DMA_LIFCR_CTCIF2                     ((uint32_t)0x00200000)
3199 #define DMA_LIFCR_CHTIF2                     ((uint32_t)0x00100000)
3200 #define DMA_LIFCR_CTEIF2                     ((uint32_t)0x00080000)
3201 #define DMA_LIFCR_CDMEIF2                    ((uint32_t)0x00040000)
3202 #define DMA_LIFCR_CFEIF2                     ((uint32_t)0x00010000)
3203 #define DMA_LIFCR_CTCIF1                     ((uint32_t)0x00000800)
3204 #define DMA_LIFCR_CHTIF1                     ((uint32_t)0x00000400)
3205 #define DMA_LIFCR_CTEIF1                     ((uint32_t)0x00000200)
3206 #define DMA_LIFCR_CDMEIF1                    ((uint32_t)0x00000100)
3207 #define DMA_LIFCR_CFEIF1                     ((uint32_t)0x00000040)
3208 #define DMA_LIFCR_CTCIF0                     ((uint32_t)0x00000020)
3209 #define DMA_LIFCR_CHTIF0                     ((uint32_t)0x00000010)
3210 #define DMA_LIFCR_CTEIF0                     ((uint32_t)0x00000008)
3211 #define DMA_LIFCR_CDMEIF0                    ((uint32_t)0x00000004)
3212 #define DMA_LIFCR_CFEIF0                     ((uint32_t)0x00000001)
3213
3214 /********************  Bits definition for DMA_HIFCR  register  ****************/
3215 #define DMA_HIFCR_CTCIF7                     ((uint32_t)0x08000000)
3216 #define DMA_HIFCR_CHTIF7                     ((uint32_t)0x04000000)
3217 #define DMA_HIFCR_CTEIF7                     ((uint32_t)0x02000000)
3218 #define DMA_HIFCR_CDMEIF7                    ((uint32_t)0x01000000)
3219 #define DMA_HIFCR_CFEIF7                     ((uint32_t)0x00400000)
3220 #define DMA_HIFCR_CTCIF6                     ((uint32_t)0x00200000)
3221 #define DMA_HIFCR_CHTIF6                     ((uint32_t)0x00100000)
3222 #define DMA_HIFCR_CTEIF6                     ((uint32_t)0x00080000)
3223 #define DMA_HIFCR_CDMEIF6                    ((uint32_t)0x00040000)
3224 #define DMA_HIFCR_CFEIF6                     ((uint32_t)0x00010000)
3225 #define DMA_HIFCR_CTCIF5                     ((uint32_t)0x00000800)
3226 #define DMA_HIFCR_CHTIF5                     ((uint32_t)0x00000400)
3227 #define DMA_HIFCR_CTEIF5                     ((uint32_t)0x00000200)
3228 #define DMA_HIFCR_CDMEIF5                    ((uint32_t)0x00000100)
3229 #define DMA_HIFCR_CFEIF5                     ((uint32_t)0x00000040)
3230 #define DMA_HIFCR_CTCIF4                     ((uint32_t)0x00000020)
3231 #define DMA_HIFCR_CHTIF4                     ((uint32_t)0x00000010)
3232 #define DMA_HIFCR_CTEIF4                     ((uint32_t)0x00000008)
3233 #define DMA_HIFCR_CDMEIF4                    ((uint32_t)0x00000004)
3234 #define DMA_HIFCR_CFEIF4                     ((uint32_t)0x00000001)
3235
3236 /******************************************************************************/
3237 /*                                                                            */
3238 /*                    External Interrupt/Event Controller                     */
3239 /*                                                                            */
3240 /******************************************************************************/
3241 /*******************  Bit definition for EXTI_IMR register  *******************/
3242 #define  EXTI_IMR_MR0                        ((uint32_t)0x00000001)        /*!< Interrupt Mask on line 0 */
3243 #define  EXTI_IMR_MR1                        ((uint32_t)0x00000002)        /*!< Interrupt Mask on line 1 */
3244 #define  EXTI_IMR_MR2                        ((uint32_t)0x00000004)        /*!< Interrupt Mask on line 2 */
3245 #define  EXTI_IMR_MR3                        ((uint32_t)0x00000008)        /*!< Interrupt Mask on line 3 */
3246 #define  EXTI_IMR_MR4                        ((uint32_t)0x00000010)        /*!< Interrupt Mask on line 4 */
3247 #define  EXTI_IMR_MR5                        ((uint32_t)0x00000020)        /*!< Interrupt Mask on line 5 */
3248 #define  EXTI_IMR_MR6                        ((uint32_t)0x00000040)        /*!< Interrupt Mask on line 6 */
3249 #define  EXTI_IMR_MR7                        ((uint32_t)0x00000080)        /*!< Interrupt Mask on line 7 */
3250 #define  EXTI_IMR_MR8                        ((uint32_t)0x00000100)        /*!< Interrupt Mask on line 8 */
3251 #define  EXTI_IMR_MR9                        ((uint32_t)0x00000200)        /*!< Interrupt Mask on line 9 */
3252 #define  EXTI_IMR_MR10                       ((uint32_t)0x00000400)        /*!< Interrupt Mask on line 10 */
3253 #define  EXTI_IMR_MR11                       ((uint32_t)0x00000800)        /*!< Interrupt Mask on line 11 */
3254 #define  EXTI_IMR_MR12                       ((uint32_t)0x00001000)        /*!< Interrupt Mask on line 12 */
3255 #define  EXTI_IMR_MR13                       ((uint32_t)0x00002000)        /*!< Interrupt Mask on line 13 */
3256 #define  EXTI_IMR_MR14                       ((uint32_t)0x00004000)        /*!< Interrupt Mask on line 14 */
3257 #define  EXTI_IMR_MR15                       ((uint32_t)0x00008000)        /*!< Interrupt Mask on line 15 */
3258 #define  EXTI_IMR_MR16                       ((uint32_t)0x00010000)        /*!< Interrupt Mask on line 16 */
3259 #define  EXTI_IMR_MR17                       ((uint32_t)0x00020000)        /*!< Interrupt Mask on line 17 */
3260 #define  EXTI_IMR_MR18                       ((uint32_t)0x00040000)        /*!< Interrupt Mask on line 18 */
3261 #define  EXTI_IMR_MR19                       ((uint32_t)0x00080000)        /*!< Interrupt Mask on line 19 */
3262
3263 /*******************  Bit definition for EXTI_EMR register  *******************/
3264 #define  EXTI_EMR_MR0                        ((uint32_t)0x00000001)        /*!< Event Mask on line 0 */
3265 #define  EXTI_EMR_MR1                        ((uint32_t)0x00000002)        /*!< Event Mask on line 1 */
3266 #define  EXTI_EMR_MR2                        ((uint32_t)0x00000004)        /*!< Event Mask on line 2 */
3267 #define  EXTI_EMR_MR3                        ((uint32_t)0x00000008)        /*!< Event Mask on line 3 */
3268 #define  EXTI_EMR_MR4                        ((uint32_t)0x00000010)        /*!< Event Mask on line 4 */
3269 #define  EXTI_EMR_MR5                        ((uint32_t)0x00000020)        /*!< Event Mask on line 5 */
3270 #define  EXTI_EMR_MR6                        ((uint32_t)0x00000040)        /*!< Event Mask on line 6 */
3271 #define  EXTI_EMR_MR7                        ((uint32_t)0x00000080)        /*!< Event Mask on line 7 */
3272 #define  EXTI_EMR_MR8                        ((uint32_t)0x00000100)        /*!< Event Mask on line 8 */
3273 #define  EXTI_EMR_MR9                        ((uint32_t)0x00000200)        /*!< Event Mask on line 9 */
3274 #define  EXTI_EMR_MR10                       ((uint32_t)0x00000400)        /*!< Event Mask on line 10 */
3275 #define  EXTI_EMR_MR11                       ((uint32_t)0x00000800)        /*!< Event Mask on line 11 */
3276 #define  EXTI_EMR_MR12                       ((uint32_t)0x00001000)        /*!< Event Mask on line 12 */
3277 #define  EXTI_EMR_MR13                       ((uint32_t)0x00002000)        /*!< Event Mask on line 13 */
3278 #define  EXTI_EMR_MR14                       ((uint32_t)0x00004000)        /*!< Event Mask on line 14 */
3279 #define  EXTI_EMR_MR15                       ((uint32_t)0x00008000)        /*!< Event Mask on line 15 */
3280 #define  EXTI_EMR_MR16                       ((uint32_t)0x00010000)        /*!< Event Mask on line 16 */
3281 #define  EXTI_EMR_MR17                       ((uint32_t)0x00020000)        /*!< Event Mask on line 17 */
3282 #define  EXTI_EMR_MR18                       ((uint32_t)0x00040000)        /*!< Event Mask on line 18 */
3283 #define  EXTI_EMR_MR19                       ((uint32_t)0x00080000)        /*!< Event Mask on line 19 */
3284
3285 /******************  Bit definition for EXTI_RTSR register  *******************/
3286 #define  EXTI_RTSR_TR0                       ((uint32_t)0x00000001)        /*!< Rising trigger event configuration bit of line 0 */
3287 #define  EXTI_RTSR_TR1                       ((uint32_t)0x00000002)        /*!< Rising trigger event configuration bit of line 1 */
3288 #define  EXTI_RTSR_TR2                       ((uint32_t)0x00000004)        /*!< Rising trigger event configuration bit of line 2 */
3289 #define  EXTI_RTSR_TR3                       ((uint32_t)0x00000008)        /*!< Rising trigger event configuration bit of line 3 */
3290 #define  EXTI_RTSR_TR4                       ((uint32_t)0x00000010)        /*!< Rising trigger event configuration bit of line 4 */
3291 #define  EXTI_RTSR_TR5                       ((uint32_t)0x00000020)        /*!< Rising trigger event configuration bit of line 5 */
3292 #define  EXTI_RTSR_TR6                       ((uint32_t)0x00000040)        /*!< Rising trigger event configuration bit of line 6 */
3293 #define  EXTI_RTSR_TR7                       ((uint32_t)0x00000080)        /*!< Rising trigger event configuration bit of line 7 */
3294 #define  EXTI_RTSR_TR8                       ((uint32_t)0x00000100)        /*!< Rising trigger event configuration bit of line 8 */
3295 #define  EXTI_RTSR_TR9                       ((uint32_t)0x00000200)        /*!< Rising trigger event configuration bit of line 9 */
3296 #define  EXTI_RTSR_TR10                      ((uint32_t)0x00000400)        /*!< Rising trigger event configuration bit of line 10 */
3297 #define  EXTI_RTSR_TR11                      ((uint32_t)0x00000800)        /*!< Rising trigger event configuration bit of line 11 */
3298 #define  EXTI_RTSR_TR12                      ((uint32_t)0x00001000)        /*!< Rising trigger event configuration bit of line 12 */
3299 #define  EXTI_RTSR_TR13                      ((uint32_t)0x00002000)        /*!< Rising trigger event configuration bit of line 13 */
3300 #define  EXTI_RTSR_TR14                      ((uint32_t)0x00004000)        /*!< Rising trigger event configuration bit of line 14 */
3301 #define  EXTI_RTSR_TR15                      ((uint32_t)0x00008000)        /*!< Rising trigger event configuration bit of line 15 */
3302 #define  EXTI_RTSR_TR16                      ((uint32_t)0x00010000)        /*!< Rising trigger event configuration bit of line 16 */
3303 #define  EXTI_RTSR_TR17                      ((uint32_t)0x00020000)        /*!< Rising trigger event configuration bit of line 17 */
3304 #define  EXTI_RTSR_TR18                      ((uint32_t)0x00040000)        /*!< Rising trigger event configuration bit of line 18 */
3305 #define  EXTI_RTSR_TR19                      ((uint32_t)0x00080000)        /*!< Rising trigger event configuration bit of line 19 */
3306
3307 /******************  Bit definition for EXTI_FTSR register  *******************/
3308 #define  EXTI_FTSR_TR0                       ((uint32_t)0x00000001)        /*!< Falling trigger event configuration bit of line 0 */
3309 #define  EXTI_FTSR_TR1                       ((uint32_t)0x00000002)        /*!< Falling trigger event configuration bit of line 1 */
3310 #define  EXTI_FTSR_TR2                       ((uint32_t)0x00000004)        /*!< Falling trigger event configuration bit of line 2 */
3311 #define  EXTI_FTSR_TR3                       ((uint32_t)0x00000008)        /*!< Falling trigger event configuration bit of line 3 */
3312 #define  EXTI_FTSR_TR4                       ((uint32_t)0x00000010)        /*!< Falling trigger event configuration bit of line 4 */
3313 #define  EXTI_FTSR_TR5                       ((uint32_t)0x00000020)        /*!< Falling trigger event configuration bit of line 5 */
3314 #define  EXTI_FTSR_TR6                       ((uint32_t)0x00000040)        /*!< Falling trigger event configuration bit of line 6 */
3315 #define  EXTI_FTSR_TR7                       ((uint32_t)0x00000080)        /*!< Falling trigger event configuration bit of line 7 */
3316 #define  EXTI_FTSR_TR8                       ((uint32_t)0x00000100)        /*!< Falling trigger event configuration bit of line 8 */
3317 #define  EXTI_FTSR_TR9                       ((uint32_t)0x00000200)        /*!< Falling trigger event configuration bit of line 9 */
3318 #define  EXTI_FTSR_TR10                      ((uint32_t)0x00000400)        /*!< Falling trigger event configuration bit of line 10 */
3319 #define  EXTI_FTSR_TR11                      ((uint32_t)0x00000800)        /*!< Falling trigger event configuration bit of line 11 */
3320 #define  EXTI_FTSR_TR12                      ((uint32_t)0x00001000)        /*!< Falling trigger event configuration bit of line 12 */
3321 #define  EXTI_FTSR_TR13                      ((uint32_t)0x00002000)        /*!< Falling trigger event configuration bit of line 13 */
3322 #define  EXTI_FTSR_TR14                      ((uint32_t)0x00004000)        /*!< Falling trigger event configuration bit of line 14 */
3323 #define  EXTI_FTSR_TR15                      ((uint32_t)0x00008000)        /*!< Falling trigger event configuration bit of line 15 */
3324 #define  EXTI_FTSR_TR16                      ((uint32_t)0x00010000)        /*!< Falling trigger event configuration bit of line 16 */
3325 #define  EXTI_FTSR_TR17                      ((uint32_t)0x00020000)        /*!< Falling trigger event configuration bit of line 17 */
3326 #define  EXTI_FTSR_TR18                      ((uint32_t)0x00040000)        /*!< Falling trigger event configuration bit of line 18 */
3327 #define  EXTI_FTSR_TR19                      ((uint32_t)0x00080000)        /*!< Falling trigger event configuration bit of line 19 */
3328
3329 /******************  Bit definition for EXTI_SWIER register  ******************/
3330 #define  EXTI_SWIER_SWIER0                   ((uint32_t)0x00000001)        /*!< Software Interrupt on line 0 */
3331 #define  EXTI_SWIER_SWIER1                   ((uint32_t)0x00000002)        /*!< Software Interrupt on line 1 */
3332 #define  EXTI_SWIER_SWIER2                   ((uint32_t)0x00000004)        /*!< Software Interrupt on line 2 */
3333 #define  EXTI_SWIER_SWIER3                   ((uint32_t)0x00000008)        /*!< Software Interrupt on line 3 */
3334 #define  EXTI_SWIER_SWIER4                   ((uint32_t)0x00000010)        /*!< Software Interrupt on line 4 */
3335 #define  EXTI_SWIER_SWIER5                   ((uint32_t)0x00000020)        /*!< Software Interrupt on line 5 */
3336 #define  EXTI_SWIER_SWIER6                   ((uint32_t)0x00000040)        /*!< Software Interrupt on line 6 */
3337 #define  EXTI_SWIER_SWIER7                   ((uint32_t)0x00000080)        /*!< Software Interrupt on line 7 */
3338 #define  EXTI_SWIER_SWIER8                   ((uint32_t)0x00000100)        /*!< Software Interrupt on line 8 */
3339 #define  EXTI_SWIER_SWIER9                   ((uint32_t)0x00000200)        /*!< Software Interrupt on line 9 */
3340 #define  EXTI_SWIER_SWIER10                  ((uint32_t)0x00000400)        /*!< Software Interrupt on line 10 */
3341 #define  EXTI_SWIER_SWIER11                  ((uint32_t)0x00000800)        /*!< Software Interrupt on line 11 */
3342 #define  EXTI_SWIER_SWIER12                  ((uint32_t)0x00001000)        /*!< Software Interrupt on line 12 */
3343 #define  EXTI_SWIER_SWIER13                  ((uint32_t)0x00002000)        /*!< Software Interrupt on line 13 */
3344 #define  EXTI_SWIER_SWIER14                  ((uint32_t)0x00004000)        /*!< Software Interrupt on line 14 */
3345 #define  EXTI_SWIER_SWIER15                  ((uint32_t)0x00008000)        /*!< Software Interrupt on line 15 */
3346 #define  EXTI_SWIER_SWIER16                  ((uint32_t)0x00010000)        /*!< Software Interrupt on line 16 */
3347 #define  EXTI_SWIER_SWIER17                  ((uint32_t)0x00020000)        /*!< Software Interrupt on line 17 */
3348 #define  EXTI_SWIER_SWIER18                  ((uint32_t)0x00040000)        /*!< Software Interrupt on line 18 */
3349 #define  EXTI_SWIER_SWIER19                  ((uint32_t)0x00080000)        /*!< Software Interrupt on line 19 */
3350
3351 /*******************  Bit definition for EXTI_PR register  ********************/
3352 #define  EXTI_PR_PR0                         ((uint32_t)0x00000001)        /*!< Pending bit for line 0 */
3353 #define  EXTI_PR_PR1                         ((uint32_t)0x00000002)        /*!< Pending bit for line 1 */
3354 #define  EXTI_PR_PR2                         ((uint32_t)0x00000004)        /*!< Pending bit for line 2 */
3355 #define  EXTI_PR_PR3                         ((uint32_t)0x00000008)        /*!< Pending bit for line 3 */
3356 #define  EXTI_PR_PR4                         ((uint32_t)0x00000010)        /*!< Pending bit for line 4 */
3357 #define  EXTI_PR_PR5                         ((uint32_t)0x00000020)        /*!< Pending bit for line 5 */
3358 #define  EXTI_PR_PR6                         ((uint32_t)0x00000040)        /*!< Pending bit for line 6 */
3359 #define  EXTI_PR_PR7                         ((uint32_t)0x00000080)        /*!< Pending bit for line 7 */
3360 #define  EXTI_PR_PR8                         ((uint32_t)0x00000100)        /*!< Pending bit for line 8 */
3361 #define  EXTI_PR_PR9                         ((uint32_t)0x00000200)        /*!< Pending bit for line 9 */
3362 #define  EXTI_PR_PR10                        ((uint32_t)0x00000400)        /*!< Pending bit for line 10 */
3363 #define  EXTI_PR_PR11                        ((uint32_t)0x00000800)        /*!< Pending bit for line 11 */
3364 #define  EXTI_PR_PR12                        ((uint32_t)0x00001000)        /*!< Pending bit for line 12 */
3365 #define  EXTI_PR_PR13                        ((uint32_t)0x00002000)        /*!< Pending bit for line 13 */
3366 #define  EXTI_PR_PR14                        ((uint32_t)0x00004000)        /*!< Pending bit for line 14 */
3367 #define  EXTI_PR_PR15                        ((uint32_t)0x00008000)        /*!< Pending bit for line 15 */
3368 #define  EXTI_PR_PR16                        ((uint32_t)0x00010000)        /*!< Pending bit for line 16 */
3369 #define  EXTI_PR_PR17                        ((uint32_t)0x00020000)        /*!< Pending bit for line 17 */
3370 #define  EXTI_PR_PR18                        ((uint32_t)0x00040000)        /*!< Pending bit for line 18 */
3371 #define  EXTI_PR_PR19                        ((uint32_t)0x00080000)        /*!< Pending bit for line 19 */
3372
3373 /******************************************************************************/
3374 /*                                                                            */
3375 /*                                    FLASH                                   */
3376 /*                                                                            */
3377 /******************************************************************************/
3378 /*******************  Bits definition for FLASH_ACR register  *****************/
3379 #define FLASH_ACR_LATENCY                    ((uint32_t)0x00000007)
3380 #define FLASH_ACR_LATENCY_0WS                ((uint32_t)0x00000000)
3381 #define FLASH_ACR_LATENCY_1WS                ((uint32_t)0x00000001)
3382 #define FLASH_ACR_LATENCY_2WS                ((uint32_t)0x00000002)
3383 #define FLASH_ACR_LATENCY_3WS                ((uint32_t)0x00000003)
3384 #define FLASH_ACR_LATENCY_4WS                ((uint32_t)0x00000004)
3385 #define FLASH_ACR_LATENCY_5WS                ((uint32_t)0x00000005)
3386 #define FLASH_ACR_LATENCY_6WS                ((uint32_t)0x00000006)
3387 #define FLASH_ACR_LATENCY_7WS                ((uint32_t)0x00000007)
3388
3389 #define FLASH_ACR_PRFTEN                     ((uint32_t)0x00000100)
3390 #define FLASH_ACR_ICEN                       ((uint32_t)0x00000200)
3391 #define FLASH_ACR_DCEN                       ((uint32_t)0x00000400)
3392 #define FLASH_ACR_ICRST                      ((uint32_t)0x00000800)
3393 #define FLASH_ACR_DCRST                      ((uint32_t)0x00001000)
3394 #define FLASH_ACR_BYTE0_ADDRESS              ((uint32_t)0x40023C00)
3395 #define FLASH_ACR_BYTE2_ADDRESS              ((uint32_t)0x40023C03)
3396
3397 /*******************  Bits definition for FLASH_SR register  ******************/
3398 #define FLASH_SR_EOP                         ((uint32_t)0x00000001)
3399 #define FLASH_SR_SOP                         ((uint32_t)0x00000002)
3400 #define FLASH_SR_WRPERR                      ((uint32_t)0x00000010)
3401 #define FLASH_SR_PGAERR                      ((uint32_t)0x00000020)
3402 #define FLASH_SR_PGPERR                      ((uint32_t)0x00000040)
3403 #define FLASH_SR_PGSERR                      ((uint32_t)0x00000080)
3404 #define FLASH_SR_BSY                         ((uint32_t)0x00010000)
3405
3406 /*******************  Bits definition for FLASH_CR register  ******************/
3407 #define FLASH_CR_PG                          ((uint32_t)0x00000001)
3408 #define FLASH_CR_SER                         ((uint32_t)0x00000002)
3409 #define FLASH_CR_MER                         ((uint32_t)0x00000004)
3410 #define FLASH_CR_SNB_0                       ((uint32_t)0x00000008)
3411 #define FLASH_CR_SNB_1                       ((uint32_t)0x00000010)
3412 #define FLASH_CR_SNB_2                       ((uint32_t)0x00000020)
3413 #define FLASH_CR_SNB_3                       ((uint32_t)0x00000040)
3414 #define FLASH_CR_PSIZE_0                     ((uint32_t)0x00000100)
3415 #define FLASH_CR_PSIZE_1                     ((uint32_t)0x00000200)
3416 #define FLASH_CR_STRT                        ((uint32_t)0x00010000)
3417 #define FLASH_CR_EOPIE                       ((uint32_t)0x01000000)
3418 #define FLASH_CR_LOCK                        ((uint32_t)0x80000000)
3419
3420 /*******************  Bits definition for FLASH_OPTCR register  ***************/
3421 #define FLASH_OPTCR_OPTLOCK                  ((uint32_t)0x00000001)
3422 #define FLASH_OPTCR_OPTSTRT                  ((uint32_t)0x00000002)
3423 #define FLASH_OPTCR_BOR_LEV_0                ((uint32_t)0x00000004)
3424 #define FLASH_OPTCR_BOR_LEV_1                ((uint32_t)0x00000008)
3425 #define FLASH_OPTCR_BOR_LEV                  ((uint32_t)0x0000000C)
3426 #define FLASH_OPTCR_WDG_SW                   ((uint32_t)0x00000020)
3427 #define FLASH_OPTCR_nRST_STOP                ((uint32_t)0x00000040)
3428 #define FLASH_OPTCR_nRST_STDBY               ((uint32_t)0x00000080)
3429 #define FLASH_OPTCR_RDP_0                    ((uint32_t)0x00000100)
3430 #define FLASH_OPTCR_RDP_1                    ((uint32_t)0x00000200)
3431 #define FLASH_OPTCR_RDP_2                    ((uint32_t)0x00000400)
3432 #define FLASH_OPTCR_RDP_3                    ((uint32_t)0x00000800)
3433 #define FLASH_OPTCR_RDP_4                    ((uint32_t)0x00001000)
3434 #define FLASH_OPTCR_RDP_5                    ((uint32_t)0x00002000)
3435 #define FLASH_OPTCR_RDP_6                    ((uint32_t)0x00004000)
3436 #define FLASH_OPTCR_RDP_7                    ((uint32_t)0x00008000)
3437 #define FLASH_OPTCR_nWRP_0                   ((uint32_t)0x00010000)
3438 #define FLASH_OPTCR_nWRP_1                   ((uint32_t)0x00020000)
3439 #define FLASH_OPTCR_nWRP_2                   ((uint32_t)0x00040000)
3440 #define FLASH_OPTCR_nWRP_3                   ((uint32_t)0x00080000)
3441 #define FLASH_OPTCR_nWRP_4                   ((uint32_t)0x00100000)
3442 #define FLASH_OPTCR_nWRP_5                   ((uint32_t)0x00200000)
3443 #define FLASH_OPTCR_nWRP_6                   ((uint32_t)0x00400000)
3444 #define FLASH_OPTCR_nWRP_7                   ((uint32_t)0x00800000)
3445 #define FLASH_OPTCR_nWRP_8                   ((uint32_t)0x01000000)
3446 #define FLASH_OPTCR_nWRP_9                   ((uint32_t)0x02000000)
3447 #define FLASH_OPTCR_nWRP_10                  ((uint32_t)0x04000000)
3448 #define FLASH_OPTCR_nWRP_11                  ((uint32_t)0x08000000)
3449
3450 /******************************************************************************/
3451 /*                                                                            */
3452 /*                       Flexible Static Memory Controller                    */
3453 /*                                                                            */
3454 /******************************************************************************/
3455 /******************  Bit definition for FSMC_BCR1 register  *******************/
3456 #define  FSMC_BCR1_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit */
3457 #define  FSMC_BCR1_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit */
3458
3459 #define  FSMC_BCR1_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type) */
3460 #define  FSMC_BCR1_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3461 #define  FSMC_BCR1_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3462
3463 #define  FSMC_BCR1_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3464 #define  FSMC_BCR1_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3465 #define  FSMC_BCR1_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3466
3467 #define  FSMC_BCR1_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable */
3468 #define  FSMC_BCR1_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit */
3469 #define  FSMC_BCR1_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit */
3470 #define  FSMC_BCR1_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3471 #define  FSMC_BCR1_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration */
3472 #define  FSMC_BCR1_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit */
3473 #define  FSMC_BCR1_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit */
3474 #define  FSMC_BCR1_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable */
3475 #define  FSMC_BCR1_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait */
3476 #define  FSMC_BCR1_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable */
3477
3478 /******************  Bit definition for FSMC_BCR2 register  *******************/
3479 #define  FSMC_BCR2_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit */
3480 #define  FSMC_BCR2_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit */
3481
3482 #define  FSMC_BCR2_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type) */
3483 #define  FSMC_BCR2_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3484 #define  FSMC_BCR2_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3485
3486 #define  FSMC_BCR2_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3487 #define  FSMC_BCR2_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3488 #define  FSMC_BCR2_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3489
3490 #define  FSMC_BCR2_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable */
3491 #define  FSMC_BCR2_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit */
3492 #define  FSMC_BCR2_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit */
3493 #define  FSMC_BCR2_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3494 #define  FSMC_BCR2_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration */
3495 #define  FSMC_BCR2_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit */
3496 #define  FSMC_BCR2_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit */
3497 #define  FSMC_BCR2_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable */
3498 #define  FSMC_BCR2_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait */
3499 #define  FSMC_BCR2_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable */
3500
3501 /******************  Bit definition for FSMC_BCR3 register  *******************/
3502 #define  FSMC_BCR3_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit */
3503 #define  FSMC_BCR3_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit */
3504
3505 #define  FSMC_BCR3_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type) */
3506 #define  FSMC_BCR3_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3507 #define  FSMC_BCR3_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3508
3509 #define  FSMC_BCR3_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3510 #define  FSMC_BCR3_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3511 #define  FSMC_BCR3_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3512
3513 #define  FSMC_BCR3_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable */
3514 #define  FSMC_BCR3_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit */
3515 #define  FSMC_BCR3_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit. */
3516 #define  FSMC_BCR3_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3517 #define  FSMC_BCR3_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration */
3518 #define  FSMC_BCR3_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit */
3519 #define  FSMC_BCR3_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit */
3520 #define  FSMC_BCR3_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable */
3521 #define  FSMC_BCR3_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait */
3522 #define  FSMC_BCR3_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable */
3523
3524 /******************  Bit definition for FSMC_BCR4 register  *******************/
3525 #define  FSMC_BCR4_MBKEN                     ((uint32_t)0x00000001)        /*!<Memory bank enable bit */
3526 #define  FSMC_BCR4_MUXEN                     ((uint32_t)0x00000002)        /*!<Address/data multiplexing enable bit */
3527
3528 #define  FSMC_BCR4_MTYP                      ((uint32_t)0x0000000C)        /*!<MTYP[1:0] bits (Memory type) */
3529 #define  FSMC_BCR4_MTYP_0                    ((uint32_t)0x00000004)        /*!<Bit 0 */
3530 #define  FSMC_BCR4_MTYP_1                    ((uint32_t)0x00000008)        /*!<Bit 1 */
3531
3532 #define  FSMC_BCR4_MWID                      ((uint32_t)0x00000030)        /*!<MWID[1:0] bits (Memory data bus width) */
3533 #define  FSMC_BCR4_MWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3534 #define  FSMC_BCR4_MWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3535
3536 #define  FSMC_BCR4_FACCEN                    ((uint32_t)0x00000040)        /*!<Flash access enable */
3537 #define  FSMC_BCR4_BURSTEN                   ((uint32_t)0x00000100)        /*!<Burst enable bit */
3538 #define  FSMC_BCR4_WAITPOL                   ((uint32_t)0x00000200)        /*!<Wait signal polarity bit */
3539 #define  FSMC_BCR4_WRAPMOD                   ((uint32_t)0x00000400)        /*!<Wrapped burst mode support */
3540 #define  FSMC_BCR4_WAITCFG                   ((uint32_t)0x00000800)        /*!<Wait timing configuration */
3541 #define  FSMC_BCR4_WREN                      ((uint32_t)0x00001000)        /*!<Write enable bit */
3542 #define  FSMC_BCR4_WAITEN                    ((uint32_t)0x00002000)        /*!<Wait enable bit */
3543 #define  FSMC_BCR4_EXTMOD                    ((uint32_t)0x00004000)        /*!<Extended mode enable */
3544 #define  FSMC_BCR4_ASYNCWAIT                 ((uint32_t)0x00008000)        /*!<Asynchronous wait */
3545 #define  FSMC_BCR4_CBURSTRW                  ((uint32_t)0x00080000)        /*!<Write burst enable */
3546
3547 /******************  Bit definition for FSMC_BTR1 register  ******************/
3548 #define  FSMC_BTR1_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3549 #define  FSMC_BTR1_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
3550 #define  FSMC_BTR1_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
3551 #define  FSMC_BTR1_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
3552 #define  FSMC_BTR1_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
3553
3554 #define  FSMC_BTR1_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3555 #define  FSMC_BTR1_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
3556 #define  FSMC_BTR1_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
3557 #define  FSMC_BTR1_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
3558 #define  FSMC_BTR1_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
3559
3560 #define  FSMC_BTR1_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3561 #define  FSMC_BTR1_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
3562 #define  FSMC_BTR1_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
3563 #define  FSMC_BTR1_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
3564 #define  FSMC_BTR1_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
3565
3566 #define  FSMC_BTR1_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
3567 #define  FSMC_BTR1_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
3568 #define  FSMC_BTR1_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
3569 #define  FSMC_BTR1_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
3570 #define  FSMC_BTR1_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
3571
3572 #define  FSMC_BTR1_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3573 #define  FSMC_BTR1_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
3574 #define  FSMC_BTR1_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
3575 #define  FSMC_BTR1_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
3576 #define  FSMC_BTR1_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
3577
3578 #define  FSMC_BTR1_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3579 #define  FSMC_BTR1_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
3580 #define  FSMC_BTR1_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
3581 #define  FSMC_BTR1_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
3582 #define  FSMC_BTR1_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
3583
3584 #define  FSMC_BTR1_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3585 #define  FSMC_BTR1_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
3586 #define  FSMC_BTR1_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
3587
3588 /******************  Bit definition for FSMC_BTR2 register  *******************/
3589 #define  FSMC_BTR2_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3590 #define  FSMC_BTR2_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
3591 #define  FSMC_BTR2_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
3592 #define  FSMC_BTR2_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
3593 #define  FSMC_BTR2_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
3594
3595 #define  FSMC_BTR2_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3596 #define  FSMC_BTR2_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
3597 #define  FSMC_BTR2_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
3598 #define  FSMC_BTR2_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
3599 #define  FSMC_BTR2_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
3600
3601 #define  FSMC_BTR2_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3602 #define  FSMC_BTR2_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
3603 #define  FSMC_BTR2_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
3604 #define  FSMC_BTR2_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
3605 #define  FSMC_BTR2_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
3606
3607 #define  FSMC_BTR2_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
3608 #define  FSMC_BTR2_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
3609 #define  FSMC_BTR2_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
3610 #define  FSMC_BTR2_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
3611 #define  FSMC_BTR2_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
3612
3613 #define  FSMC_BTR2_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3614 #define  FSMC_BTR2_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
3615 #define  FSMC_BTR2_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
3616 #define  FSMC_BTR2_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
3617 #define  FSMC_BTR2_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
3618
3619 #define  FSMC_BTR2_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3620 #define  FSMC_BTR2_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
3621 #define  FSMC_BTR2_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
3622 #define  FSMC_BTR2_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
3623 #define  FSMC_BTR2_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
3624
3625 #define  FSMC_BTR2_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3626 #define  FSMC_BTR2_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
3627 #define  FSMC_BTR2_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
3628
3629 /*******************  Bit definition for FSMC_BTR3 register  *******************/
3630 #define  FSMC_BTR3_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3631 #define  FSMC_BTR3_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
3632 #define  FSMC_BTR3_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
3633 #define  FSMC_BTR3_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
3634 #define  FSMC_BTR3_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
3635
3636 #define  FSMC_BTR3_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3637 #define  FSMC_BTR3_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
3638 #define  FSMC_BTR3_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
3639 #define  FSMC_BTR3_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
3640 #define  FSMC_BTR3_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
3641
3642 #define  FSMC_BTR3_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3643 #define  FSMC_BTR3_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
3644 #define  FSMC_BTR3_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
3645 #define  FSMC_BTR3_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
3646 #define  FSMC_BTR3_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
3647
3648 #define  FSMC_BTR3_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
3649 #define  FSMC_BTR3_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
3650 #define  FSMC_BTR3_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
3651 #define  FSMC_BTR3_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
3652 #define  FSMC_BTR3_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
3653
3654 #define  FSMC_BTR3_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3655 #define  FSMC_BTR3_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
3656 #define  FSMC_BTR3_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
3657 #define  FSMC_BTR3_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
3658 #define  FSMC_BTR3_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
3659
3660 #define  FSMC_BTR3_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3661 #define  FSMC_BTR3_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
3662 #define  FSMC_BTR3_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
3663 #define  FSMC_BTR3_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
3664 #define  FSMC_BTR3_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
3665
3666 #define  FSMC_BTR3_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3667 #define  FSMC_BTR3_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
3668 #define  FSMC_BTR3_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
3669
3670 /******************  Bit definition for FSMC_BTR4 register  *******************/
3671 #define  FSMC_BTR4_ADDSET                    ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3672 #define  FSMC_BTR4_ADDSET_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
3673 #define  FSMC_BTR4_ADDSET_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
3674 #define  FSMC_BTR4_ADDSET_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
3675 #define  FSMC_BTR4_ADDSET_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
3676
3677 #define  FSMC_BTR4_ADDHLD                    ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3678 #define  FSMC_BTR4_ADDHLD_0                  ((uint32_t)0x00000010)        /*!<Bit 0 */
3679 #define  FSMC_BTR4_ADDHLD_1                  ((uint32_t)0x00000020)        /*!<Bit 1 */
3680 #define  FSMC_BTR4_ADDHLD_2                  ((uint32_t)0x00000040)        /*!<Bit 2 */
3681 #define  FSMC_BTR4_ADDHLD_3                  ((uint32_t)0x00000080)        /*!<Bit 3 */
3682
3683 #define  FSMC_BTR4_DATAST                    ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3684 #define  FSMC_BTR4_DATAST_0                  ((uint32_t)0x00000100)        /*!<Bit 0 */
3685 #define  FSMC_BTR4_DATAST_1                  ((uint32_t)0x00000200)        /*!<Bit 1 */
3686 #define  FSMC_BTR4_DATAST_2                  ((uint32_t)0x00000400)        /*!<Bit 2 */
3687 #define  FSMC_BTR4_DATAST_3                  ((uint32_t)0x00000800)        /*!<Bit 3 */
3688
3689 #define  FSMC_BTR4_BUSTURN                   ((uint32_t)0x000F0000)        /*!<BUSTURN[3:0] bits (Bus turnaround phase duration) */
3690 #define  FSMC_BTR4_BUSTURN_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
3691 #define  FSMC_BTR4_BUSTURN_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
3692 #define  FSMC_BTR4_BUSTURN_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
3693 #define  FSMC_BTR4_BUSTURN_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
3694
3695 #define  FSMC_BTR4_CLKDIV                    ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3696 #define  FSMC_BTR4_CLKDIV_0                  ((uint32_t)0x00100000)        /*!<Bit 0 */
3697 #define  FSMC_BTR4_CLKDIV_1                  ((uint32_t)0x00200000)        /*!<Bit 1 */
3698 #define  FSMC_BTR4_CLKDIV_2                  ((uint32_t)0x00400000)        /*!<Bit 2 */
3699 #define  FSMC_BTR4_CLKDIV_3                  ((uint32_t)0x00800000)        /*!<Bit 3 */
3700
3701 #define  FSMC_BTR4_DATLAT                    ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3702 #define  FSMC_BTR4_DATLAT_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
3703 #define  FSMC_BTR4_DATLAT_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
3704 #define  FSMC_BTR4_DATLAT_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
3705 #define  FSMC_BTR4_DATLAT_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
3706
3707 #define  FSMC_BTR4_ACCMOD                    ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3708 #define  FSMC_BTR4_ACCMOD_0                  ((uint32_t)0x10000000)        /*!<Bit 0 */
3709 #define  FSMC_BTR4_ACCMOD_1                  ((uint32_t)0x20000000)        /*!<Bit 1 */
3710
3711 /******************  Bit definition for FSMC_BWTR1 register  ******************/
3712 #define  FSMC_BWTR1_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3713 #define  FSMC_BWTR1_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
3714 #define  FSMC_BWTR1_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
3715 #define  FSMC_BWTR1_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
3716 #define  FSMC_BWTR1_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
3717
3718 #define  FSMC_BWTR1_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3719 #define  FSMC_BWTR1_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
3720 #define  FSMC_BWTR1_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
3721 #define  FSMC_BWTR1_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
3722 #define  FSMC_BWTR1_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
3723
3724 #define  FSMC_BWTR1_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3725 #define  FSMC_BWTR1_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
3726 #define  FSMC_BWTR1_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
3727 #define  FSMC_BWTR1_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
3728 #define  FSMC_BWTR1_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
3729
3730 #define  FSMC_BWTR1_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3731 #define  FSMC_BWTR1_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
3732 #define  FSMC_BWTR1_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */
3733 #define  FSMC_BWTR1_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
3734 #define  FSMC_BWTR1_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
3735
3736 #define  FSMC_BWTR1_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3737 #define  FSMC_BWTR1_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
3738 #define  FSMC_BWTR1_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
3739 #define  FSMC_BWTR1_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
3740 #define  FSMC_BWTR1_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
3741
3742 #define  FSMC_BWTR1_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3743 #define  FSMC_BWTR1_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
3744 #define  FSMC_BWTR1_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
3745
3746 /******************  Bit definition for FSMC_BWTR2 register  ******************/
3747 #define  FSMC_BWTR2_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3748 #define  FSMC_BWTR2_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
3749 #define  FSMC_BWTR2_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
3750 #define  FSMC_BWTR2_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
3751 #define  FSMC_BWTR2_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
3752
3753 #define  FSMC_BWTR2_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3754 #define  FSMC_BWTR2_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
3755 #define  FSMC_BWTR2_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
3756 #define  FSMC_BWTR2_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
3757 #define  FSMC_BWTR2_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
3758
3759 #define  FSMC_BWTR2_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3760 #define  FSMC_BWTR2_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
3761 #define  FSMC_BWTR2_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
3762 #define  FSMC_BWTR2_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
3763 #define  FSMC_BWTR2_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
3764
3765 #define  FSMC_BWTR2_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3766 #define  FSMC_BWTR2_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
3767 #define  FSMC_BWTR2_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1*/
3768 #define  FSMC_BWTR2_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
3769 #define  FSMC_BWTR2_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
3770
3771 #define  FSMC_BWTR2_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3772 #define  FSMC_BWTR2_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
3773 #define  FSMC_BWTR2_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
3774 #define  FSMC_BWTR2_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
3775 #define  FSMC_BWTR2_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
3776
3777 #define  FSMC_BWTR2_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3778 #define  FSMC_BWTR2_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
3779 #define  FSMC_BWTR2_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
3780
3781 /******************  Bit definition for FSMC_BWTR3 register  ******************/
3782 #define  FSMC_BWTR3_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3783 #define  FSMC_BWTR3_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
3784 #define  FSMC_BWTR3_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
3785 #define  FSMC_BWTR3_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
3786 #define  FSMC_BWTR3_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
3787
3788 #define  FSMC_BWTR3_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3789 #define  FSMC_BWTR3_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
3790 #define  FSMC_BWTR3_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
3791 #define  FSMC_BWTR3_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
3792 #define  FSMC_BWTR3_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
3793
3794 #define  FSMC_BWTR3_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3795 #define  FSMC_BWTR3_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
3796 #define  FSMC_BWTR3_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
3797 #define  FSMC_BWTR3_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
3798 #define  FSMC_BWTR3_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
3799
3800 #define  FSMC_BWTR3_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3801 #define  FSMC_BWTR3_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
3802 #define  FSMC_BWTR3_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */
3803 #define  FSMC_BWTR3_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
3804 #define  FSMC_BWTR3_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
3805
3806 #define  FSMC_BWTR3_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3807 #define  FSMC_BWTR3_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
3808 #define  FSMC_BWTR3_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
3809 #define  FSMC_BWTR3_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
3810 #define  FSMC_BWTR3_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
3811
3812 #define  FSMC_BWTR3_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3813 #define  FSMC_BWTR3_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
3814 #define  FSMC_BWTR3_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
3815
3816 /******************  Bit definition for FSMC_BWTR4 register  ******************/
3817 #define  FSMC_BWTR4_ADDSET                   ((uint32_t)0x0000000F)        /*!<ADDSET[3:0] bits (Address setup phase duration) */
3818 #define  FSMC_BWTR4_ADDSET_0                 ((uint32_t)0x00000001)        /*!<Bit 0 */
3819 #define  FSMC_BWTR4_ADDSET_1                 ((uint32_t)0x00000002)        /*!<Bit 1 */
3820 #define  FSMC_BWTR4_ADDSET_2                 ((uint32_t)0x00000004)        /*!<Bit 2 */
3821 #define  FSMC_BWTR4_ADDSET_3                 ((uint32_t)0x00000008)        /*!<Bit 3 */
3822
3823 #define  FSMC_BWTR4_ADDHLD                   ((uint32_t)0x000000F0)        /*!<ADDHLD[3:0] bits (Address-hold phase duration) */
3824 #define  FSMC_BWTR4_ADDHLD_0                 ((uint32_t)0x00000010)        /*!<Bit 0 */
3825 #define  FSMC_BWTR4_ADDHLD_1                 ((uint32_t)0x00000020)        /*!<Bit 1 */
3826 #define  FSMC_BWTR4_ADDHLD_2                 ((uint32_t)0x00000040)        /*!<Bit 2 */
3827 #define  FSMC_BWTR4_ADDHLD_3                 ((uint32_t)0x00000080)        /*!<Bit 3 */
3828
3829 #define  FSMC_BWTR4_DATAST                   ((uint32_t)0x0000FF00)        /*!<DATAST [3:0] bits (Data-phase duration) */
3830 #define  FSMC_BWTR4_DATAST_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
3831 #define  FSMC_BWTR4_DATAST_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
3832 #define  FSMC_BWTR4_DATAST_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
3833 #define  FSMC_BWTR4_DATAST_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
3834
3835 #define  FSMC_BWTR4_CLKDIV                   ((uint32_t)0x00F00000)        /*!<CLKDIV[3:0] bits (Clock divide ratio) */
3836 #define  FSMC_BWTR4_CLKDIV_0                 ((uint32_t)0x00100000)        /*!<Bit 0 */
3837 #define  FSMC_BWTR4_CLKDIV_1                 ((uint32_t)0x00200000)        /*!<Bit 1 */
3838 #define  FSMC_BWTR4_CLKDIV_2                 ((uint32_t)0x00400000)        /*!<Bit 2 */
3839 #define  FSMC_BWTR4_CLKDIV_3                 ((uint32_t)0x00800000)        /*!<Bit 3 */
3840
3841 #define  FSMC_BWTR4_DATLAT                   ((uint32_t)0x0F000000)        /*!<DATLA[3:0] bits (Data latency) */
3842 #define  FSMC_BWTR4_DATLAT_0                 ((uint32_t)0x01000000)        /*!<Bit 0 */
3843 #define  FSMC_BWTR4_DATLAT_1                 ((uint32_t)0x02000000)        /*!<Bit 1 */
3844 #define  FSMC_BWTR4_DATLAT_2                 ((uint32_t)0x04000000)        /*!<Bit 2 */
3845 #define  FSMC_BWTR4_DATLAT_3                 ((uint32_t)0x08000000)        /*!<Bit 3 */
3846
3847 #define  FSMC_BWTR4_ACCMOD                   ((uint32_t)0x30000000)        /*!<ACCMOD[1:0] bits (Access mode) */
3848 #define  FSMC_BWTR4_ACCMOD_0                 ((uint32_t)0x10000000)        /*!<Bit 0 */
3849 #define  FSMC_BWTR4_ACCMOD_1                 ((uint32_t)0x20000000)        /*!<Bit 1 */
3850
3851 /******************  Bit definition for FSMC_PCR2 register  *******************/
3852 #define  FSMC_PCR2_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit */
3853 #define  FSMC_PCR2_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */
3854 #define  FSMC_PCR2_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type */
3855
3856 #define  FSMC_PCR2_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */
3857 #define  FSMC_PCR2_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3858 #define  FSMC_PCR2_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3859
3860 #define  FSMC_PCR2_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit */
3861
3862 #define  FSMC_PCR2_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay) */
3863 #define  FSMC_PCR2_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
3864 #define  FSMC_PCR2_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
3865 #define  FSMC_PCR2_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
3866 #define  FSMC_PCR2_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */
3867
3868 #define  FSMC_PCR2_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay) */
3869 #define  FSMC_PCR2_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */
3870 #define  FSMC_PCR2_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */
3871 #define  FSMC_PCR2_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */
3872 #define  FSMC_PCR2_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */
3873
3874 #define  FSMC_PCR2_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[1:0] bits (ECC page size) */
3875 #define  FSMC_PCR2_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */
3876 #define  FSMC_PCR2_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */
3877 #define  FSMC_PCR2_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */
3878
3879 /******************  Bit definition for FSMC_PCR3 register  *******************/
3880 #define  FSMC_PCR3_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit */
3881 #define  FSMC_PCR3_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */
3882 #define  FSMC_PCR3_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type */
3883
3884 #define  FSMC_PCR3_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */
3885 #define  FSMC_PCR3_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3886 #define  FSMC_PCR3_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3887
3888 #define  FSMC_PCR3_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit */
3889
3890 #define  FSMC_PCR3_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay) */
3891 #define  FSMC_PCR3_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
3892 #define  FSMC_PCR3_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
3893 #define  FSMC_PCR3_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
3894 #define  FSMC_PCR3_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */
3895
3896 #define  FSMC_PCR3_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay) */
3897 #define  FSMC_PCR3_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */
3898 #define  FSMC_PCR3_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */
3899 #define  FSMC_PCR3_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */
3900 #define  FSMC_PCR3_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */
3901
3902 #define  FSMC_PCR3_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[2:0] bits (ECC page size) */
3903 #define  FSMC_PCR3_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */
3904 #define  FSMC_PCR3_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */
3905 #define  FSMC_PCR3_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */
3906
3907 /******************  Bit definition for FSMC_PCR4 register  *******************/
3908 #define  FSMC_PCR4_PWAITEN                   ((uint32_t)0x00000002)        /*!<Wait feature enable bit */
3909 #define  FSMC_PCR4_PBKEN                     ((uint32_t)0x00000004)        /*!<PC Card/NAND Flash memory bank enable bit */
3910 #define  FSMC_PCR4_PTYP                      ((uint32_t)0x00000008)        /*!<Memory type */
3911
3912 #define  FSMC_PCR4_PWID                      ((uint32_t)0x00000030)        /*!<PWID[1:0] bits (NAND Flash databus width) */
3913 #define  FSMC_PCR4_PWID_0                    ((uint32_t)0x00000010)        /*!<Bit 0 */
3914 #define  FSMC_PCR4_PWID_1                    ((uint32_t)0x00000020)        /*!<Bit 1 */
3915
3916 #define  FSMC_PCR4_ECCEN                     ((uint32_t)0x00000040)        /*!<ECC computation logic enable bit */
3917
3918 #define  FSMC_PCR4_TCLR                      ((uint32_t)0x00001E00)        /*!<TCLR[3:0] bits (CLE to RE delay) */
3919 #define  FSMC_PCR4_TCLR_0                    ((uint32_t)0x00000200)        /*!<Bit 0 */
3920 #define  FSMC_PCR4_TCLR_1                    ((uint32_t)0x00000400)        /*!<Bit 1 */
3921 #define  FSMC_PCR4_TCLR_2                    ((uint32_t)0x00000800)        /*!<Bit 2 */
3922 #define  FSMC_PCR4_TCLR_3                    ((uint32_t)0x00001000)        /*!<Bit 3 */
3923
3924 #define  FSMC_PCR4_TAR                       ((uint32_t)0x0001E000)        /*!<TAR[3:0] bits (ALE to RE delay) */
3925 #define  FSMC_PCR4_TAR_0                     ((uint32_t)0x00002000)        /*!<Bit 0 */
3926 #define  FSMC_PCR4_TAR_1                     ((uint32_t)0x00004000)        /*!<Bit 1 */
3927 #define  FSMC_PCR4_TAR_2                     ((uint32_t)0x00008000)        /*!<Bit 2 */
3928 #define  FSMC_PCR4_TAR_3                     ((uint32_t)0x00010000)        /*!<Bit 3 */
3929
3930 #define  FSMC_PCR4_ECCPS                     ((uint32_t)0x000E0000)        /*!<ECCPS[2:0] bits (ECC page size) */
3931 #define  FSMC_PCR4_ECCPS_0                   ((uint32_t)0x00020000)        /*!<Bit 0 */
3932 #define  FSMC_PCR4_ECCPS_1                   ((uint32_t)0x00040000)        /*!<Bit 1 */
3933 #define  FSMC_PCR4_ECCPS_2                   ((uint32_t)0x00080000)        /*!<Bit 2 */
3934
3935 /*******************  Bit definition for FSMC_SR2 register  *******************/
3936 #define  FSMC_SR2_IRS                        ((uint8_t)0x01)               /*!<Interrupt Rising Edge status */
3937 #define  FSMC_SR2_ILS                        ((uint8_t)0x02)               /*!<Interrupt Level status */
3938 #define  FSMC_SR2_IFS                        ((uint8_t)0x04)               /*!<Interrupt Falling Edge status */
3939 #define  FSMC_SR2_IREN                       ((uint8_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit */
3940 #define  FSMC_SR2_ILEN                       ((uint8_t)0x10)               /*!<Interrupt Level detection Enable bit */
3941 #define  FSMC_SR2_IFEN                       ((uint8_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */
3942 #define  FSMC_SR2_FEMPT                      ((uint8_t)0x40)               /*!<FIFO empty */
3943
3944 /*******************  Bit definition for FSMC_SR3 register  *******************/
3945 #define  FSMC_SR3_IRS                        ((uint8_t)0x01)               /*!<Interrupt Rising Edge status */
3946 #define  FSMC_SR3_ILS                        ((uint8_t)0x02)               /*!<Interrupt Level status */
3947 #define  FSMC_SR3_IFS                        ((uint8_t)0x04)               /*!<Interrupt Falling Edge status */
3948 #define  FSMC_SR3_IREN                       ((uint8_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit */
3949 #define  FSMC_SR3_ILEN                       ((uint8_t)0x10)               /*!<Interrupt Level detection Enable bit */
3950 #define  FSMC_SR3_IFEN                       ((uint8_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */
3951 #define  FSMC_SR3_FEMPT                      ((uint8_t)0x40)               /*!<FIFO empty */
3952
3953 /*******************  Bit definition for FSMC_SR4 register  *******************/
3954 #define  FSMC_SR4_IRS                        ((uint8_t)0x01)               /*!<Interrupt Rising Edge status */
3955 #define  FSMC_SR4_ILS                        ((uint8_t)0x02)               /*!<Interrupt Level status */
3956 #define  FSMC_SR4_IFS                        ((uint8_t)0x04)               /*!<Interrupt Falling Edge status */
3957 #define  FSMC_SR4_IREN                       ((uint8_t)0x08)               /*!<Interrupt Rising Edge detection Enable bit */
3958 #define  FSMC_SR4_ILEN                       ((uint8_t)0x10)               /*!<Interrupt Level detection Enable bit */
3959 #define  FSMC_SR4_IFEN                       ((uint8_t)0x20)               /*!<Interrupt Falling Edge detection Enable bit */
3960 #define  FSMC_SR4_FEMPT                      ((uint8_t)0x40)               /*!<FIFO empty */
3961
3962 /******************  Bit definition for FSMC_PMEM2 register  ******************/
3963 #define  FSMC_PMEM2_MEMSET2                  ((uint32_t)0x000000FF)        /*!<MEMSET2[7:0] bits (Common memory 2 setup time) */
3964 #define  FSMC_PMEM2_MEMSET2_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
3965 #define  FSMC_PMEM2_MEMSET2_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
3966 #define  FSMC_PMEM2_MEMSET2_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
3967 #define  FSMC_PMEM2_MEMSET2_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
3968 #define  FSMC_PMEM2_MEMSET2_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
3969 #define  FSMC_PMEM2_MEMSET2_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
3970 #define  FSMC_PMEM2_MEMSET2_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
3971 #define  FSMC_PMEM2_MEMSET2_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
3972
3973 #define  FSMC_PMEM2_MEMWAIT2                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT2[7:0] bits (Common memory 2 wait time) */
3974 #define  FSMC_PMEM2_MEMWAIT2_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
3975 #define  FSMC_PMEM2_MEMWAIT2_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
3976 #define  FSMC_PMEM2_MEMWAIT2_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
3977 #define  FSMC_PMEM2_MEMWAIT2_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
3978 #define  FSMC_PMEM2_MEMWAIT2_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
3979 #define  FSMC_PMEM2_MEMWAIT2_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
3980 #define  FSMC_PMEM2_MEMWAIT2_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
3981 #define  FSMC_PMEM2_MEMWAIT2_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
3982
3983 #define  FSMC_PMEM2_MEMHOLD2                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD2[7:0] bits (Common memory 2 hold time) */
3984 #define  FSMC_PMEM2_MEMHOLD2_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
3985 #define  FSMC_PMEM2_MEMHOLD2_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
3986 #define  FSMC_PMEM2_MEMHOLD2_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
3987 #define  FSMC_PMEM2_MEMHOLD2_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
3988 #define  FSMC_PMEM2_MEMHOLD2_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
3989 #define  FSMC_PMEM2_MEMHOLD2_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
3990 #define  FSMC_PMEM2_MEMHOLD2_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
3991 #define  FSMC_PMEM2_MEMHOLD2_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
3992
3993 #define  FSMC_PMEM2_MEMHIZ2                  ((uint32_t)0xFF000000)        /*!<MEMHIZ2[7:0] bits (Common memory 2 databus HiZ time) */
3994 #define  FSMC_PMEM2_MEMHIZ2_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
3995 #define  FSMC_PMEM2_MEMHIZ2_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
3996 #define  FSMC_PMEM2_MEMHIZ2_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
3997 #define  FSMC_PMEM2_MEMHIZ2_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
3998 #define  FSMC_PMEM2_MEMHIZ2_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
3999 #define  FSMC_PMEM2_MEMHIZ2_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4000 #define  FSMC_PMEM2_MEMHIZ2_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4001 #define  FSMC_PMEM2_MEMHIZ2_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4002
4003 /******************  Bit definition for FSMC_PMEM3 register  ******************/
4004 #define  FSMC_PMEM3_MEMSET3                  ((uint32_t)0x000000FF)        /*!<MEMSET3[7:0] bits (Common memory 3 setup time) */
4005 #define  FSMC_PMEM3_MEMSET3_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4006 #define  FSMC_PMEM3_MEMSET3_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4007 #define  FSMC_PMEM3_MEMSET3_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4008 #define  FSMC_PMEM3_MEMSET3_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4009 #define  FSMC_PMEM3_MEMSET3_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4010 #define  FSMC_PMEM3_MEMSET3_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4011 #define  FSMC_PMEM3_MEMSET3_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4012 #define  FSMC_PMEM3_MEMSET3_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4013
4014 #define  FSMC_PMEM3_MEMWAIT3                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT3[7:0] bits (Common memory 3 wait time) */
4015 #define  FSMC_PMEM3_MEMWAIT3_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4016 #define  FSMC_PMEM3_MEMWAIT3_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4017 #define  FSMC_PMEM3_MEMWAIT3_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4018 #define  FSMC_PMEM3_MEMWAIT3_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4019 #define  FSMC_PMEM3_MEMWAIT3_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4020 #define  FSMC_PMEM3_MEMWAIT3_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4021 #define  FSMC_PMEM3_MEMWAIT3_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4022 #define  FSMC_PMEM3_MEMWAIT3_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4023
4024 #define  FSMC_PMEM3_MEMHOLD3                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD3[7:0] bits (Common memory 3 hold time) */
4025 #define  FSMC_PMEM3_MEMHOLD3_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4026 #define  FSMC_PMEM3_MEMHOLD3_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4027 #define  FSMC_PMEM3_MEMHOLD3_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4028 #define  FSMC_PMEM3_MEMHOLD3_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4029 #define  FSMC_PMEM3_MEMHOLD3_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4030 #define  FSMC_PMEM3_MEMHOLD3_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4031 #define  FSMC_PMEM3_MEMHOLD3_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4032 #define  FSMC_PMEM3_MEMHOLD3_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4033
4034 #define  FSMC_PMEM3_MEMHIZ3                  ((uint32_t)0xFF000000)        /*!<MEMHIZ3[7:0] bits (Common memory 3 databus HiZ time) */
4035 #define  FSMC_PMEM3_MEMHIZ3_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4036 #define  FSMC_PMEM3_MEMHIZ3_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4037 #define  FSMC_PMEM3_MEMHIZ3_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4038 #define  FSMC_PMEM3_MEMHIZ3_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4039 #define  FSMC_PMEM3_MEMHIZ3_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4040 #define  FSMC_PMEM3_MEMHIZ3_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4041 #define  FSMC_PMEM3_MEMHIZ3_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4042 #define  FSMC_PMEM3_MEMHIZ3_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4043
4044 /******************  Bit definition for FSMC_PMEM4 register  ******************/
4045 #define  FSMC_PMEM4_MEMSET4                  ((uint32_t)0x000000FF)        /*!<MEMSET4[7:0] bits (Common memory 4 setup time) */
4046 #define  FSMC_PMEM4_MEMSET4_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4047 #define  FSMC_PMEM4_MEMSET4_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4048 #define  FSMC_PMEM4_MEMSET4_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4049 #define  FSMC_PMEM4_MEMSET4_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4050 #define  FSMC_PMEM4_MEMSET4_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4051 #define  FSMC_PMEM4_MEMSET4_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4052 #define  FSMC_PMEM4_MEMSET4_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4053 #define  FSMC_PMEM4_MEMSET4_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4054
4055 #define  FSMC_PMEM4_MEMWAIT4                 ((uint32_t)0x0000FF00)        /*!<MEMWAIT4[7:0] bits (Common memory 4 wait time) */
4056 #define  FSMC_PMEM4_MEMWAIT4_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4057 #define  FSMC_PMEM4_MEMWAIT4_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4058 #define  FSMC_PMEM4_MEMWAIT4_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4059 #define  FSMC_PMEM4_MEMWAIT4_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4060 #define  FSMC_PMEM4_MEMWAIT4_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4061 #define  FSMC_PMEM4_MEMWAIT4_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4062 #define  FSMC_PMEM4_MEMWAIT4_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4063 #define  FSMC_PMEM4_MEMWAIT4_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4064
4065 #define  FSMC_PMEM4_MEMHOLD4                 ((uint32_t)0x00FF0000)        /*!<MEMHOLD4[7:0] bits (Common memory 4 hold time) */
4066 #define  FSMC_PMEM4_MEMHOLD4_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4067 #define  FSMC_PMEM4_MEMHOLD4_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4068 #define  FSMC_PMEM4_MEMHOLD4_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4069 #define  FSMC_PMEM4_MEMHOLD4_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4070 #define  FSMC_PMEM4_MEMHOLD4_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4071 #define  FSMC_PMEM4_MEMHOLD4_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4072 #define  FSMC_PMEM4_MEMHOLD4_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4073 #define  FSMC_PMEM4_MEMHOLD4_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4074
4075 #define  FSMC_PMEM4_MEMHIZ4                  ((uint32_t)0xFF000000)        /*!<MEMHIZ4[7:0] bits (Common memory 4 databus HiZ time) */
4076 #define  FSMC_PMEM4_MEMHIZ4_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4077 #define  FSMC_PMEM4_MEMHIZ4_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4078 #define  FSMC_PMEM4_MEMHIZ4_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4079 #define  FSMC_PMEM4_MEMHIZ4_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4080 #define  FSMC_PMEM4_MEMHIZ4_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4081 #define  FSMC_PMEM4_MEMHIZ4_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4082 #define  FSMC_PMEM4_MEMHIZ4_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4083 #define  FSMC_PMEM4_MEMHIZ4_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4084
4085 /******************  Bit definition for FSMC_PATT2 register  ******************/
4086 #define  FSMC_PATT2_ATTSET2                  ((uint32_t)0x000000FF)        /*!<ATTSET2[7:0] bits (Attribute memory 2 setup time) */
4087 #define  FSMC_PATT2_ATTSET2_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4088 #define  FSMC_PATT2_ATTSET2_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4089 #define  FSMC_PATT2_ATTSET2_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4090 #define  FSMC_PATT2_ATTSET2_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4091 #define  FSMC_PATT2_ATTSET2_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4092 #define  FSMC_PATT2_ATTSET2_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4093 #define  FSMC_PATT2_ATTSET2_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4094 #define  FSMC_PATT2_ATTSET2_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4095
4096 #define  FSMC_PATT2_ATTWAIT2                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT2[7:0] bits (Attribute memory 2 wait time) */
4097 #define  FSMC_PATT2_ATTWAIT2_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4098 #define  FSMC_PATT2_ATTWAIT2_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4099 #define  FSMC_PATT2_ATTWAIT2_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4100 #define  FSMC_PATT2_ATTWAIT2_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4101 #define  FSMC_PATT2_ATTWAIT2_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4102 #define  FSMC_PATT2_ATTWAIT2_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4103 #define  FSMC_PATT2_ATTWAIT2_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4104 #define  FSMC_PATT2_ATTWAIT2_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4105
4106 #define  FSMC_PATT2_ATTHOLD2                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD2[7:0] bits (Attribute memory 2 hold time) */
4107 #define  FSMC_PATT2_ATTHOLD2_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4108 #define  FSMC_PATT2_ATTHOLD2_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4109 #define  FSMC_PATT2_ATTHOLD2_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4110 #define  FSMC_PATT2_ATTHOLD2_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4111 #define  FSMC_PATT2_ATTHOLD2_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4112 #define  FSMC_PATT2_ATTHOLD2_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4113 #define  FSMC_PATT2_ATTHOLD2_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4114 #define  FSMC_PATT2_ATTHOLD2_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4115
4116 #define  FSMC_PATT2_ATTHIZ2                  ((uint32_t)0xFF000000)        /*!<ATTHIZ2[7:0] bits (Attribute memory 2 databus HiZ time) */
4117 #define  FSMC_PATT2_ATTHIZ2_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4118 #define  FSMC_PATT2_ATTHIZ2_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4119 #define  FSMC_PATT2_ATTHIZ2_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4120 #define  FSMC_PATT2_ATTHIZ2_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4121 #define  FSMC_PATT2_ATTHIZ2_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4122 #define  FSMC_PATT2_ATTHIZ2_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4123 #define  FSMC_PATT2_ATTHIZ2_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4124 #define  FSMC_PATT2_ATTHIZ2_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4125
4126 /******************  Bit definition for FSMC_PATT3 register  ******************/
4127 #define  FSMC_PATT3_ATTSET3                  ((uint32_t)0x000000FF)        /*!<ATTSET3[7:0] bits (Attribute memory 3 setup time) */
4128 #define  FSMC_PATT3_ATTSET3_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4129 #define  FSMC_PATT3_ATTSET3_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4130 #define  FSMC_PATT3_ATTSET3_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4131 #define  FSMC_PATT3_ATTSET3_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4132 #define  FSMC_PATT3_ATTSET3_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4133 #define  FSMC_PATT3_ATTSET3_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4134 #define  FSMC_PATT3_ATTSET3_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4135 #define  FSMC_PATT3_ATTSET3_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4136
4137 #define  FSMC_PATT3_ATTWAIT3                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT3[7:0] bits (Attribute memory 3 wait time) */
4138 #define  FSMC_PATT3_ATTWAIT3_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4139 #define  FSMC_PATT3_ATTWAIT3_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4140 #define  FSMC_PATT3_ATTWAIT3_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4141 #define  FSMC_PATT3_ATTWAIT3_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4142 #define  FSMC_PATT3_ATTWAIT3_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4143 #define  FSMC_PATT3_ATTWAIT3_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4144 #define  FSMC_PATT3_ATTWAIT3_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4145 #define  FSMC_PATT3_ATTWAIT3_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4146
4147 #define  FSMC_PATT3_ATTHOLD3                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD3[7:0] bits (Attribute memory 3 hold time) */
4148 #define  FSMC_PATT3_ATTHOLD3_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4149 #define  FSMC_PATT3_ATTHOLD3_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4150 #define  FSMC_PATT3_ATTHOLD3_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4151 #define  FSMC_PATT3_ATTHOLD3_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4152 #define  FSMC_PATT3_ATTHOLD3_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4153 #define  FSMC_PATT3_ATTHOLD3_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4154 #define  FSMC_PATT3_ATTHOLD3_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4155 #define  FSMC_PATT3_ATTHOLD3_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4156
4157 #define  FSMC_PATT3_ATTHIZ3                  ((uint32_t)0xFF000000)        /*!<ATTHIZ3[7:0] bits (Attribute memory 3 databus HiZ time) */
4158 #define  FSMC_PATT3_ATTHIZ3_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4159 #define  FSMC_PATT3_ATTHIZ3_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4160 #define  FSMC_PATT3_ATTHIZ3_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4161 #define  FSMC_PATT3_ATTHIZ3_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4162 #define  FSMC_PATT3_ATTHIZ3_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4163 #define  FSMC_PATT3_ATTHIZ3_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4164 #define  FSMC_PATT3_ATTHIZ3_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4165 #define  FSMC_PATT3_ATTHIZ3_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4166
4167 /******************  Bit definition for FSMC_PATT4 register  ******************/
4168 #define  FSMC_PATT4_ATTSET4                  ((uint32_t)0x000000FF)        /*!<ATTSET4[7:0] bits (Attribute memory 4 setup time) */
4169 #define  FSMC_PATT4_ATTSET4_0                ((uint32_t)0x00000001)        /*!<Bit 0 */
4170 #define  FSMC_PATT4_ATTSET4_1                ((uint32_t)0x00000002)        /*!<Bit 1 */
4171 #define  FSMC_PATT4_ATTSET4_2                ((uint32_t)0x00000004)        /*!<Bit 2 */
4172 #define  FSMC_PATT4_ATTSET4_3                ((uint32_t)0x00000008)        /*!<Bit 3 */
4173 #define  FSMC_PATT4_ATTSET4_4                ((uint32_t)0x00000010)        /*!<Bit 4 */
4174 #define  FSMC_PATT4_ATTSET4_5                ((uint32_t)0x00000020)        /*!<Bit 5 */
4175 #define  FSMC_PATT4_ATTSET4_6                ((uint32_t)0x00000040)        /*!<Bit 6 */
4176 #define  FSMC_PATT4_ATTSET4_7                ((uint32_t)0x00000080)        /*!<Bit 7 */
4177
4178 #define  FSMC_PATT4_ATTWAIT4                 ((uint32_t)0x0000FF00)        /*!<ATTWAIT4[7:0] bits (Attribute memory 4 wait time) */
4179 #define  FSMC_PATT4_ATTWAIT4_0               ((uint32_t)0x00000100)        /*!<Bit 0 */
4180 #define  FSMC_PATT4_ATTWAIT4_1               ((uint32_t)0x00000200)        /*!<Bit 1 */
4181 #define  FSMC_PATT4_ATTWAIT4_2               ((uint32_t)0x00000400)        /*!<Bit 2 */
4182 #define  FSMC_PATT4_ATTWAIT4_3               ((uint32_t)0x00000800)        /*!<Bit 3 */
4183 #define  FSMC_PATT4_ATTWAIT4_4               ((uint32_t)0x00001000)        /*!<Bit 4 */
4184 #define  FSMC_PATT4_ATTWAIT4_5               ((uint32_t)0x00002000)        /*!<Bit 5 */
4185 #define  FSMC_PATT4_ATTWAIT4_6               ((uint32_t)0x00004000)        /*!<Bit 6 */
4186 #define  FSMC_PATT4_ATTWAIT4_7               ((uint32_t)0x00008000)        /*!<Bit 7 */
4187
4188 #define  FSMC_PATT4_ATTHOLD4                 ((uint32_t)0x00FF0000)        /*!<ATTHOLD4[7:0] bits (Attribute memory 4 hold time) */
4189 #define  FSMC_PATT4_ATTHOLD4_0               ((uint32_t)0x00010000)        /*!<Bit 0 */
4190 #define  FSMC_PATT4_ATTHOLD4_1               ((uint32_t)0x00020000)        /*!<Bit 1 */
4191 #define  FSMC_PATT4_ATTHOLD4_2               ((uint32_t)0x00040000)        /*!<Bit 2 */
4192 #define  FSMC_PATT4_ATTHOLD4_3               ((uint32_t)0x00080000)        /*!<Bit 3 */
4193 #define  FSMC_PATT4_ATTHOLD4_4               ((uint32_t)0x00100000)        /*!<Bit 4 */
4194 #define  FSMC_PATT4_ATTHOLD4_5               ((uint32_t)0x00200000)        /*!<Bit 5 */
4195 #define  FSMC_PATT4_ATTHOLD4_6               ((uint32_t)0x00400000)        /*!<Bit 6 */
4196 #define  FSMC_PATT4_ATTHOLD4_7               ((uint32_t)0x00800000)        /*!<Bit 7 */
4197
4198 #define  FSMC_PATT4_ATTHIZ4                  ((uint32_t)0xFF000000)        /*!<ATTHIZ4[7:0] bits (Attribute memory 4 databus HiZ time) */
4199 #define  FSMC_PATT4_ATTHIZ4_0                ((uint32_t)0x01000000)        /*!<Bit 0 */
4200 #define  FSMC_PATT4_ATTHIZ4_1                ((uint32_t)0x02000000)        /*!<Bit 1 */
4201 #define  FSMC_PATT4_ATTHIZ4_2                ((uint32_t)0x04000000)        /*!<Bit 2 */
4202 #define  FSMC_PATT4_ATTHIZ4_3                ((uint32_t)0x08000000)        /*!<Bit 3 */
4203 #define  FSMC_PATT4_ATTHIZ4_4                ((uint32_t)0x10000000)        /*!<Bit 4 */
4204 #define  FSMC_PATT4_ATTHIZ4_5                ((uint32_t)0x20000000)        /*!<Bit 5 */
4205 #define  FSMC_PATT4_ATTHIZ4_6                ((uint32_t)0x40000000)        /*!<Bit 6 */
4206 #define  FSMC_PATT4_ATTHIZ4_7                ((uint32_t)0x80000000)        /*!<Bit 7 */
4207
4208 /******************  Bit definition for FSMC_PIO4 register  *******************/
4209 #define  FSMC_PIO4_IOSET4                    ((uint32_t)0x000000FF)        /*!<IOSET4[7:0] bits (I/O 4 setup time) */
4210 #define  FSMC_PIO4_IOSET4_0                  ((uint32_t)0x00000001)        /*!<Bit 0 */
4211 #define  FSMC_PIO4_IOSET4_1                  ((uint32_t)0x00000002)        /*!<Bit 1 */
4212 #define  FSMC_PIO4_IOSET4_2                  ((uint32_t)0x00000004)        /*!<Bit 2 */
4213 #define  FSMC_PIO4_IOSET4_3                  ((uint32_t)0x00000008)        /*!<Bit 3 */
4214 #define  FSMC_PIO4_IOSET4_4                  ((uint32_t)0x00000010)        /*!<Bit 4 */
4215 #define  FSMC_PIO4_IOSET4_5                  ((uint32_t)0x00000020)        /*!<Bit 5 */
4216 #define  FSMC_PIO4_IOSET4_6                  ((uint32_t)0x00000040)        /*!<Bit 6 */
4217 #define  FSMC_PIO4_IOSET4_7                  ((uint32_t)0x00000080)        /*!<Bit 7 */
4218
4219 #define  FSMC_PIO4_IOWAIT4                   ((uint32_t)0x0000FF00)        /*!<IOWAIT4[7:0] bits (I/O 4 wait time) */
4220 #define  FSMC_PIO4_IOWAIT4_0                 ((uint32_t)0x00000100)        /*!<Bit 0 */
4221 #define  FSMC_PIO4_IOWAIT4_1                 ((uint32_t)0x00000200)        /*!<Bit 1 */
4222 #define  FSMC_PIO4_IOWAIT4_2                 ((uint32_t)0x00000400)        /*!<Bit 2 */
4223 #define  FSMC_PIO4_IOWAIT4_3                 ((uint32_t)0x00000800)        /*!<Bit 3 */
4224 #define  FSMC_PIO4_IOWAIT4_4                 ((uint32_t)0x00001000)        /*!<Bit 4 */
4225 #define  FSMC_PIO4_IOWAIT4_5                 ((uint32_t)0x00002000)        /*!<Bit 5 */
4226 #define  FSMC_PIO4_IOWAIT4_6                 ((uint32_t)0x00004000)        /*!<Bit 6 */
4227 #define  FSMC_PIO4_IOWAIT4_7                 ((uint32_t)0x00008000)        /*!<Bit 7 */
4228
4229 #define  FSMC_PIO4_IOHOLD4                   ((uint32_t)0x00FF0000)        /*!<IOHOLD4[7:0] bits (I/O 4 hold time) */
4230 #define  FSMC_PIO4_IOHOLD4_0                 ((uint32_t)0x00010000)        /*!<Bit 0 */
4231 #define  FSMC_PIO4_IOHOLD4_1                 ((uint32_t)0x00020000)        /*!<Bit 1 */
4232 #define  FSMC_PIO4_IOHOLD4_2                 ((uint32_t)0x00040000)        /*!<Bit 2 */
4233 #define  FSMC_PIO4_IOHOLD4_3                 ((uint32_t)0x00080000)        /*!<Bit 3 */
4234 #define  FSMC_PIO4_IOHOLD4_4                 ((uint32_t)0x00100000)        /*!<Bit 4 */
4235 #define  FSMC_PIO4_IOHOLD4_5                 ((uint32_t)0x00200000)        /*!<Bit 5 */
4236 #define  FSMC_PIO4_IOHOLD4_6                 ((uint32_t)0x00400000)        /*!<Bit 6 */
4237 #define  FSMC_PIO4_IOHOLD4_7                 ((uint32_t)0x00800000)        /*!<Bit 7 */
4238
4239 #define  FSMC_PIO4_IOHIZ4                    ((uint32_t)0xFF000000)        /*!<IOHIZ4[7:0] bits (I/O 4 databus HiZ time) */
4240 #define  FSMC_PIO4_IOHIZ4_0                  ((uint32_t)0x01000000)        /*!<Bit 0 */
4241 #define  FSMC_PIO4_IOHIZ4_1                  ((uint32_t)0x02000000)        /*!<Bit 1 */
4242 #define  FSMC_PIO4_IOHIZ4_2                  ((uint32_t)0x04000000)        /*!<Bit 2 */
4243 #define  FSMC_PIO4_IOHIZ4_3                  ((uint32_t)0x08000000)        /*!<Bit 3 */
4244 #define  FSMC_PIO4_IOHIZ4_4                  ((uint32_t)0x10000000)        /*!<Bit 4 */
4245 #define  FSMC_PIO4_IOHIZ4_5                  ((uint32_t)0x20000000)        /*!<Bit 5 */
4246 #define  FSMC_PIO4_IOHIZ4_6                  ((uint32_t)0x40000000)        /*!<Bit 6 */
4247 #define  FSMC_PIO4_IOHIZ4_7                  ((uint32_t)0x80000000)        /*!<Bit 7 */
4248
4249 /******************  Bit definition for FSMC_ECCR2 register  ******************/
4250 #define  FSMC_ECCR2_ECC2                     ((uint32_t)0xFFFFFFFF)        /*!<ECC result */
4251
4252 /******************  Bit definition for FSMC_ECCR3 register  ******************/
4253 #define  FSMC_ECCR3_ECC3                     ((uint32_t)0xFFFFFFFF)        /*!<ECC result */
4254
4255 /******************************************************************************/
4256 /*                                                                            */
4257 /*                            General Purpose I/O                             */
4258 /*                                                                            */
4259 /******************************************************************************/
4260 /******************  Bits definition for GPIO_MODER register  *****************/
4261 #define GPIO_MODER_MODER0                    ((uint32_t)0x00000003)
4262 #define GPIO_MODER_MODER0_0                  ((uint32_t)0x00000001)
4263 #define GPIO_MODER_MODER0_1                  ((uint32_t)0x00000002)
4264
4265 #define GPIO_MODER_MODER1                    ((uint32_t)0x0000000C)
4266 #define GPIO_MODER_MODER1_0                  ((uint32_t)0x00000004)
4267 #define GPIO_MODER_MODER1_1                  ((uint32_t)0x00000008)
4268
4269 #define GPIO_MODER_MODER2                    ((uint32_t)0x00000030)
4270 #define GPIO_MODER_MODER2_0                  ((uint32_t)0x00000010)
4271 #define GPIO_MODER_MODER2_1                  ((uint32_t)0x00000020)
4272
4273 #define GPIO_MODER_MODER3                    ((uint32_t)0x000000C0)
4274 #define GPIO_MODER_MODER3_0                  ((uint32_t)0x00000040)
4275 #define GPIO_MODER_MODER3_1                  ((uint32_t)0x00000080)
4276
4277 #define GPIO_MODER_MODER4                    ((uint32_t)0x00000300)
4278 #define GPIO_MODER_MODER4_0                  ((uint32_t)0x00000100)
4279 #define GPIO_MODER_MODER4_1                  ((uint32_t)0x00000200)
4280
4281 #define GPIO_MODER_MODER5                    ((uint32_t)0x00000C00)
4282 #define GPIO_MODER_MODER5_0                  ((uint32_t)0x00000400)
4283 #define GPIO_MODER_MODER5_1                  ((uint32_t)0x00000800)
4284
4285 #define GPIO_MODER_MODER6                    ((uint32_t)0x00003000)
4286 #define GPIO_MODER_MODER6_0                  ((uint32_t)0x00001000)
4287 #define GPIO_MODER_MODER6_1                  ((uint32_t)0x00002000)
4288
4289 #define GPIO_MODER_MODER7                    ((uint32_t)0x0000C000)
4290 #define GPIO_MODER_MODER7_0                  ((uint32_t)0x00004000)
4291 #define GPIO_MODER_MODER7_1                  ((uint32_t)0x00008000)
4292
4293 #define GPIO_MODER_MODER8                    ((uint32_t)0x00030000)
4294 #define GPIO_MODER_MODER8_0                  ((uint32_t)0x00010000)
4295 #define GPIO_MODER_MODER8_1                  ((uint32_t)0x00020000)
4296
4297 #define GPIO_MODER_MODER9                    ((uint32_t)0x000C0000)
4298 #define GPIO_MODER_MODER9_0                  ((uint32_t)0x00040000)
4299 #define GPIO_MODER_MODER9_1                  ((uint32_t)0x00080000)
4300
4301 #define GPIO_MODER_MODER10                   ((uint32_t)0x00300000)
4302 #define GPIO_MODER_MODER10_0                 ((uint32_t)0x00100000)
4303 #define GPIO_MODER_MODER10_1                 ((uint32_t)0x00200000)
4304
4305 #define GPIO_MODER_MODER11                   ((uint32_t)0x00C00000)
4306 #define GPIO_MODER_MODER11_0                 ((uint32_t)0x00400000)
4307 #define GPIO_MODER_MODER11_1                 ((uint32_t)0x00800000)
4308
4309 #define GPIO_MODER_MODER12                   ((uint32_t)0x03000000)
4310 #define GPIO_MODER_MODER12_0                 ((uint32_t)0x01000000)
4311 #define GPIO_MODER_MODER12_1                 ((uint32_t)0x02000000)
4312
4313 #define GPIO_MODER_MODER13                   ((uint32_t)0x0C000000)
4314 #define GPIO_MODER_MODER13_0                 ((uint32_t)0x04000000)
4315 #define GPIO_MODER_MODER13_1                 ((uint32_t)0x08000000)
4316
4317 #define GPIO_MODER_MODER14                   ((uint32_t)0x30000000)
4318 #define GPIO_MODER_MODER14_0                 ((uint32_t)0x10000000)
4319 #define GPIO_MODER_MODER14_1                 ((uint32_t)0x20000000)
4320
4321 #define GPIO_MODER_MODER15                   ((uint32_t)0xC0000000)
4322 #define GPIO_MODER_MODER15_0                 ((uint32_t)0x40000000)
4323 #define GPIO_MODER_MODER15_1                 ((uint32_t)0x80000000)
4324
4325 /******************  Bits definition for GPIO_OTYPER register  ****************/
4326 #define GPIO_OTYPER_OT_0                     ((uint32_t)0x00000001)
4327 #define GPIO_OTYPER_OT_1                     ((uint32_t)0x00000002)
4328 #define GPIO_OTYPER_OT_2                     ((uint32_t)0x00000004)
4329 #define GPIO_OTYPER_OT_3                     ((uint32_t)0x00000008)
4330 #define GPIO_OTYPER_OT_4                     ((uint32_t)0x00000010)
4331 #define GPIO_OTYPER_OT_5                     ((uint32_t)0x00000020)
4332 #define GPIO_OTYPER_OT_6                     ((uint32_t)0x00000040)
4333 #define GPIO_OTYPER_OT_7                     ((uint32_t)0x00000080)
4334 #define GPIO_OTYPER_OT_8                     ((uint32_t)0x00000100)
4335 #define GPIO_OTYPER_OT_9                     ((uint32_t)0x00000200)
4336 #define GPIO_OTYPER_OT_10                    ((uint32_t)0x00000400)
4337 #define GPIO_OTYPER_OT_11                    ((uint32_t)0x00000800)
4338 #define GPIO_OTYPER_OT_12                    ((uint32_t)0x00001000)
4339 #define GPIO_OTYPER_OT_13                    ((uint32_t)0x00002000)
4340 #define GPIO_OTYPER_OT_14                    ((uint32_t)0x00004000)
4341 #define GPIO_OTYPER_OT_15                    ((uint32_t)0x00008000)
4342
4343 /******************  Bits definition for GPIO_OSPEEDR register  ***************/
4344 #define GPIO_OSPEEDER_OSPEEDR0               ((uint32_t)0x00000003)
4345 #define GPIO_OSPEEDER_OSPEEDR0_0             ((uint32_t)0x00000001)
4346 #define GPIO_OSPEEDER_OSPEEDR0_1             ((uint32_t)0x00000002)
4347
4348 #define GPIO_OSPEEDER_OSPEEDR1               ((uint32_t)0x0000000C)
4349 #define GPIO_OSPEEDER_OSPEEDR1_0             ((uint32_t)0x00000004)
4350 #define GPIO_OSPEEDER_OSPEEDR1_1             ((uint32_t)0x00000008)
4351
4352 #define GPIO_OSPEEDER_OSPEEDR2               ((uint32_t)0x00000030)
4353 #define GPIO_OSPEEDER_OSPEEDR2_0             ((uint32_t)0x00000010)
4354 #define GPIO_OSPEEDER_OSPEEDR2_1             ((uint32_t)0x00000020)
4355
4356 #define GPIO_OSPEEDER_OSPEEDR3               ((uint32_t)0x000000C0)
4357 #define GPIO_OSPEEDER_OSPEEDR3_0             ((uint32_t)0x00000040)
4358 #define GPIO_OSPEEDER_OSPEEDR3_1             ((uint32_t)0x00000080)
4359
4360 #define GPIO_OSPEEDER_OSPEEDR4               ((uint32_t)0x00000300)
4361 #define GPIO_OSPEEDER_OSPEEDR4_0             ((uint32_t)0x00000100)
4362 #define GPIO_OSPEEDER_OSPEEDR4_1             ((uint32_t)0x00000200)
4363
4364 #define GPIO_OSPEEDER_OSPEEDR5               ((uint32_t)0x00000C00)
4365 #define GPIO_OSPEEDER_OSPEEDR5_0             ((uint32_t)0x00000400)
4366 #define GPIO_OSPEEDER_OSPEEDR5_1             ((uint32_t)0x00000800)
4367
4368 #define GPIO_OSPEEDER_OSPEEDR6               ((uint32_t)0x00003000)
4369 #define GPIO_OSPEEDER_OSPEEDR6_0             ((uint32_t)0x00001000)
4370 #define GPIO_OSPEEDER_OSPEEDR6_1             ((uint32_t)0x00002000)
4371
4372 #define GPIO_OSPEEDER_OSPEEDR7               ((uint32_t)0x0000C000)
4373 #define GPIO_OSPEEDER_OSPEEDR7_0             ((uint32_t)0x00004000)
4374 #define GPIO_OSPEEDER_OSPEEDR7_1             ((uint32_t)0x00008000)
4375
4376 #define GPIO_OSPEEDER_OSPEEDR8               ((uint32_t)0x00030000)
4377 #define GPIO_OSPEEDER_OSPEEDR8_0             ((uint32_t)0x00010000)
4378 #define GPIO_OSPEEDER_OSPEEDR8_1             ((uint32_t)0x00020000)
4379
4380 #define GPIO_OSPEEDER_OSPEEDR9               ((uint32_t)0x000C0000)
4381 #define GPIO_OSPEEDER_OSPEEDR9_0             ((uint32_t)0x00040000)
4382 #define GPIO_OSPEEDER_OSPEEDR9_1             ((uint32_t)0x00080000)
4383
4384 #define GPIO_OSPEEDER_OSPEEDR10              ((uint32_t)0x00300000)
4385 #define GPIO_OSPEEDER_OSPEEDR10_0            ((uint32_t)0x00100000)
4386 #define GPIO_OSPEEDER_OSPEEDR10_1            ((uint32_t)0x00200000)
4387
4388 #define GPIO_OSPEEDER_OSPEEDR11              ((uint32_t)0x00C00000)
4389 #define GPIO_OSPEEDER_OSPEEDR11_0            ((uint32_t)0x00400000)
4390 #define GPIO_OSPEEDER_OSPEEDR11_1            ((uint32_t)0x00800000)
4391
4392 #define GPIO_OSPEEDER_OSPEEDR12              ((uint32_t)0x03000000)
4393 #define GPIO_OSPEEDER_OSPEEDR12_0            ((uint32_t)0x01000000)
4394 #define GPIO_OSPEEDER_OSPEEDR12_1            ((uint32_t)0x02000000)
4395
4396 #define GPIO_OSPEEDER_OSPEEDR13              ((uint32_t)0x0C000000)
4397 #define GPIO_OSPEEDER_OSPEEDR13_0            ((uint32_t)0x04000000)
4398 #define GPIO_OSPEEDER_OSPEEDR13_1            ((uint32_t)0x08000000)
4399
4400 #define GPIO_OSPEEDER_OSPEEDR14              ((uint32_t)0x30000000)
4401 #define GPIO_OSPEEDER_OSPEEDR14_0            ((uint32_t)0x10000000)
4402 #define GPIO_OSPEEDER_OSPEEDR14_1            ((uint32_t)0x20000000)
4403
4404 #define GPIO_OSPEEDER_OSPEEDR15              ((uint32_t)0xC0000000)
4405 #define GPIO_OSPEEDER_OSPEEDR15_0            ((uint32_t)0x40000000)
4406 #define GPIO_OSPEEDER_OSPEEDR15_1            ((uint32_t)0x80000000)
4407
4408 /******************  Bits definition for GPIO_PUPDR register  *****************/
4409 #define GPIO_PUPDR_PUPDR0                    ((uint32_t)0x00000003)
4410 #define GPIO_PUPDR_PUPDR0_0                  ((uint32_t)0x00000001)
4411 #define GPIO_PUPDR_PUPDR0_1                  ((uint32_t)0x00000002)
4412
4413 #define GPIO_PUPDR_PUPDR1                    ((uint32_t)0x0000000C)
4414 #define GPIO_PUPDR_PUPDR1_0                  ((uint32_t)0x00000004)
4415 #define GPIO_PUPDR_PUPDR1_1                  ((uint32_t)0x00000008)
4416
4417 #define GPIO_PUPDR_PUPDR2                    ((uint32_t)0x00000030)
4418 #define GPIO_PUPDR_PUPDR2_0                  ((uint32_t)0x00000010)
4419 #define GPIO_PUPDR_PUPDR2_1                  ((uint32_t)0x00000020)
4420
4421 #define GPIO_PUPDR_PUPDR3                    ((uint32_t)0x000000C0)
4422 #define GPIO_PUPDR_PUPDR3_0                  ((uint32_t)0x00000040)
4423 #define GPIO_PUPDR_PUPDR3_1                  ((uint32_t)0x00000080)
4424
4425 #define GPIO_PUPDR_PUPDR4                    ((uint32_t)0x00000300)
4426 #define GPIO_PUPDR_PUPDR4_0                  ((uint32_t)0x00000100)
4427 #define GPIO_PUPDR_PUPDR4_1                  ((uint32_t)0x00000200)
4428
4429 #define GPIO_PUPDR_PUPDR5                    ((uint32_t)0x00000C00)
4430 #define GPIO_PUPDR_PUPDR5_0                  ((uint32_t)0x00000400)
4431 #define GPIO_PUPDR_PUPDR5_1                  ((uint32_t)0x00000800)
4432
4433 #define GPIO_PUPDR_PUPDR6                    ((uint32_t)0x00003000)
4434 #define GPIO_PUPDR_PUPDR6_0                  ((uint32_t)0x00001000)
4435 #define GPIO_PUPDR_PUPDR6_1                  ((uint32_t)0x00002000)
4436
4437 #define GPIO_PUPDR_PUPDR7                    ((uint32_t)0x0000C000)
4438 #define GPIO_PUPDR_PUPDR7_0                  ((uint32_t)0x00004000)
4439 #define GPIO_PUPDR_PUPDR7_1                  ((uint32_t)0x00008000)
4440
4441 #define GPIO_PUPDR_PUPDR8                    ((uint32_t)0x00030000)
4442 #define GPIO_PUPDR_PUPDR8_0                  ((uint32_t)0x00010000)
4443 #define GPIO_PUPDR_PUPDR8_1                  ((uint32_t)0x00020000)
4444
4445 #define GPIO_PUPDR_PUPDR9                    ((uint32_t)0x000C0000)
4446 #define GPIO_PUPDR_PUPDR9_0                  ((uint32_t)0x00040000)
4447 #define GPIO_PUPDR_PUPDR9_1                  ((uint32_t)0x00080000)
4448
4449 #define GPIO_PUPDR_PUPDR10                   ((uint32_t)0x00300000)
4450 #define GPIO_PUPDR_PUPDR10_0                 ((uint32_t)0x00100000)
4451 #define GPIO_PUPDR_PUPDR10_1                 ((uint32_t)0x00200000)
4452
4453 #define GPIO_PUPDR_PUPDR11                   ((uint32_t)0x00C00000)
4454 #define GPIO_PUPDR_PUPDR11_0                 ((uint32_t)0x00400000)
4455 #define GPIO_PUPDR_PUPDR11_1                 ((uint32_t)0x00800000)
4456
4457 #define GPIO_PUPDR_PUPDR12                   ((uint32_t)0x03000000)
4458 #define GPIO_PUPDR_PUPDR12_0                 ((uint32_t)0x01000000)
4459 #define GPIO_PUPDR_PUPDR12_1                 ((uint32_t)0x02000000)
4460
4461 #define GPIO_PUPDR_PUPDR13                   ((uint32_t)0x0C000000)
4462 #define GPIO_PUPDR_PUPDR13_0                 ((uint32_t)0x04000000)
4463 #define GPIO_PUPDR_PUPDR13_1                 ((uint32_t)0x08000000)
4464
4465 #define GPIO_PUPDR_PUPDR14                   ((uint32_t)0x30000000)
4466 #define GPIO_PUPDR_PUPDR14_0                 ((uint32_t)0x10000000)
4467 #define GPIO_PUPDR_PUPDR14_1                 ((uint32_t)0x20000000)
4468
4469 #define GPIO_PUPDR_PUPDR15                   ((uint32_t)0xC0000000)
4470 #define GPIO_PUPDR_PUPDR15_0                 ((uint32_t)0x40000000)
4471 #define GPIO_PUPDR_PUPDR15_1                 ((uint32_t)0x80000000)
4472
4473 /******************  Bits definition for GPIO_IDR register  *******************/
4474 #define GPIO_IDR_IDR_0                       ((uint32_t)0x00000001)
4475 #define GPIO_IDR_IDR_1                       ((uint32_t)0x00000002)
4476 #define GPIO_IDR_IDR_2                       ((uint32_t)0x00000004)
4477 #define GPIO_IDR_IDR_3                       ((uint32_t)0x00000008)
4478 #define GPIO_IDR_IDR_4                       ((uint32_t)0x00000010)
4479 #define GPIO_IDR_IDR_5                       ((uint32_t)0x00000020)
4480 #define GPIO_IDR_IDR_6                       ((uint32_t)0x00000040)
4481 #define GPIO_IDR_IDR_7                       ((uint32_t)0x00000080)
4482 #define GPIO_IDR_IDR_8                       ((uint32_t)0x00000100)
4483 #define GPIO_IDR_IDR_9                       ((uint32_t)0x00000200)
4484 #define GPIO_IDR_IDR_10                      ((uint32_t)0x00000400)
4485 #define GPIO_IDR_IDR_11                      ((uint32_t)0x00000800)
4486 #define GPIO_IDR_IDR_12                      ((uint32_t)0x00001000)
4487 #define GPIO_IDR_IDR_13                      ((uint32_t)0x00002000)
4488 #define GPIO_IDR_IDR_14                      ((uint32_t)0x00004000)
4489 #define GPIO_IDR_IDR_15                      ((uint32_t)0x00008000)
4490 /* Old GPIO_IDR register bits definition, maintained for legacy purpose */
4491 #define GPIO_OTYPER_IDR_0                    GPIO_IDR_IDR_0
4492 #define GPIO_OTYPER_IDR_1                    GPIO_IDR_IDR_1
4493 #define GPIO_OTYPER_IDR_2                    GPIO_IDR_IDR_2
4494 #define GPIO_OTYPER_IDR_3                    GPIO_IDR_IDR_3
4495 #define GPIO_OTYPER_IDR_4                    GPIO_IDR_IDR_4
4496 #define GPIO_OTYPER_IDR_5                    GPIO_IDR_IDR_5
4497 #define GPIO_OTYPER_IDR_6                    GPIO_IDR_IDR_6
4498 #define GPIO_OTYPER_IDR_7                    GPIO_IDR_IDR_7
4499 #define GPIO_OTYPER_IDR_8                    GPIO_IDR_IDR_8
4500 #define GPIO_OTYPER_IDR_9                    GPIO_IDR_IDR_9
4501 #define GPIO_OTYPER_IDR_10                   GPIO_IDR_IDR_10
4502 #define GPIO_OTYPER_IDR_11                   GPIO_IDR_IDR_11
4503 #define GPIO_OTYPER_IDR_12                   GPIO_IDR_IDR_12
4504 #define GPIO_OTYPER_IDR_13                   GPIO_IDR_IDR_13
4505 #define GPIO_OTYPER_IDR_14                   GPIO_IDR_IDR_14
4506 #define GPIO_OTYPER_IDR_15                   GPIO_IDR_IDR_15
4507
4508 /******************  Bits definition for GPIO_ODR register  *******************/
4509 #define GPIO_ODR_ODR_0                       ((uint32_t)0x00000001)
4510 #define GPIO_ODR_ODR_1                       ((uint32_t)0x00000002)
4511 #define GPIO_ODR_ODR_2                       ((uint32_t)0x00000004)
4512 #define GPIO_ODR_ODR_3                       ((uint32_t)0x00000008)
4513 #define GPIO_ODR_ODR_4                       ((uint32_t)0x00000010)
4514 #define GPIO_ODR_ODR_5                       ((uint32_t)0x00000020)
4515 #define GPIO_ODR_ODR_6                       ((uint32_t)0x00000040)
4516 #define GPIO_ODR_ODR_7                       ((uint32_t)0x00000080)
4517 #define GPIO_ODR_ODR_8                       ((uint32_t)0x00000100)
4518 #define GPIO_ODR_ODR_9                       ((uint32_t)0x00000200)
4519 #define GPIO_ODR_ODR_10                      ((uint32_t)0x00000400)
4520 #define GPIO_ODR_ODR_11                      ((uint32_t)0x00000800)
4521 #define GPIO_ODR_ODR_12                      ((uint32_t)0x00001000)
4522 #define GPIO_ODR_ODR_13                      ((uint32_t)0x00002000)
4523 #define GPIO_ODR_ODR_14                      ((uint32_t)0x00004000)
4524 #define GPIO_ODR_ODR_15                      ((uint32_t)0x00008000)
4525 /* Old GPIO_ODR register bits definition, maintained for legacy purpose */
4526 #define GPIO_OTYPER_ODR_0                    GPIO_ODR_ODR_0
4527 #define GPIO_OTYPER_ODR_1                    GPIO_ODR_ODR_1
4528 #define GPIO_OTYPER_ODR_2                    GPIO_ODR_ODR_2
4529 #define GPIO_OTYPER_ODR_3                    GPIO_ODR_ODR_3
4530 #define GPIO_OTYPER_ODR_4                    GPIO_ODR_ODR_4
4531 #define GPIO_OTYPER_ODR_5                    GPIO_ODR_ODR_5
4532 #define GPIO_OTYPER_ODR_6                    GPIO_ODR_ODR_6
4533 #define GPIO_OTYPER_ODR_7                    GPIO_ODR_ODR_7
4534 #define GPIO_OTYPER_ODR_8                    GPIO_ODR_ODR_8
4535 #define GPIO_OTYPER_ODR_9                    GPIO_ODR_ODR_9
4536 #define GPIO_OTYPER_ODR_10                   GPIO_ODR_ODR_10
4537 #define GPIO_OTYPER_ODR_11                   GPIO_ODR_ODR_11
4538 #define GPIO_OTYPER_ODR_12                   GPIO_ODR_ODR_12
4539 #define GPIO_OTYPER_ODR_13                   GPIO_ODR_ODR_13
4540 #define GPIO_OTYPER_ODR_14                   GPIO_ODR_ODR_14
4541 #define GPIO_OTYPER_ODR_15                   GPIO_ODR_ODR_15
4542
4543 /******************  Bits definition for GPIO_BSRR register  ******************/
4544 #define GPIO_BSRR_BS_0                       ((uint32_t)0x00000001)
4545 #define GPIO_BSRR_BS_1                       ((uint32_t)0x00000002)
4546 #define GPIO_BSRR_BS_2                       ((uint32_t)0x00000004)
4547 #define GPIO_BSRR_BS_3                       ((uint32_t)0x00000008)
4548 #define GPIO_BSRR_BS_4                       ((uint32_t)0x00000010)
4549 #define GPIO_BSRR_BS_5                       ((uint32_t)0x00000020)
4550 #define GPIO_BSRR_BS_6                       ((uint32_t)0x00000040)
4551 #define GPIO_BSRR_BS_7                       ((uint32_t)0x00000080)
4552 #define GPIO_BSRR_BS_8                       ((uint32_t)0x00000100)
4553 #define GPIO_BSRR_BS_9                       ((uint32_t)0x00000200)
4554 #define GPIO_BSRR_BS_10                      ((uint32_t)0x00000400)
4555 #define GPIO_BSRR_BS_11                      ((uint32_t)0x00000800)
4556 #define GPIO_BSRR_BS_12                      ((uint32_t)0x00001000)
4557 #define GPIO_BSRR_BS_13                      ((uint32_t)0x00002000)
4558 #define GPIO_BSRR_BS_14                      ((uint32_t)0x00004000)
4559 #define GPIO_BSRR_BS_15                      ((uint32_t)0x00008000)
4560 #define GPIO_BSRR_BR_0                       ((uint32_t)0x00010000)
4561 #define GPIO_BSRR_BR_1                       ((uint32_t)0x00020000)
4562 #define GPIO_BSRR_BR_2                       ((uint32_t)0x00040000)
4563 #define GPIO_BSRR_BR_3                       ((uint32_t)0x00080000)
4564 #define GPIO_BSRR_BR_4                       ((uint32_t)0x00100000)
4565 #define GPIO_BSRR_BR_5                       ((uint32_t)0x00200000)
4566 #define GPIO_BSRR_BR_6                       ((uint32_t)0x00400000)
4567 #define GPIO_BSRR_BR_7                       ((uint32_t)0x00800000)
4568 #define GPIO_BSRR_BR_8                       ((uint32_t)0x01000000)
4569 #define GPIO_BSRR_BR_9                       ((uint32_t)0x02000000)
4570 #define GPIO_BSRR_BR_10                      ((uint32_t)0x04000000)
4571 #define GPIO_BSRR_BR_11                      ((uint32_t)0x08000000)
4572 #define GPIO_BSRR_BR_12                      ((uint32_t)0x10000000)
4573 #define GPIO_BSRR_BR_13                      ((uint32_t)0x20000000)
4574 #define GPIO_BSRR_BR_14                      ((uint32_t)0x40000000)
4575 #define GPIO_BSRR_BR_15                      ((uint32_t)0x80000000)
4576
4577 /******************************************************************************/
4578 /*                                                                            */
4579 /*                                    HASH                                    */
4580 /*                                                                            */
4581 /******************************************************************************/
4582 /******************  Bits definition for HASH_CR register  ********************/
4583 #define HASH_CR_INIT                         ((uint32_t)0x00000004)
4584 #define HASH_CR_DMAE                         ((uint32_t)0x00000008)
4585 #define HASH_CR_DATATYPE                     ((uint32_t)0x00000030)
4586 #define HASH_CR_DATATYPE_0                   ((uint32_t)0x00000010)
4587 #define HASH_CR_DATATYPE_1                   ((uint32_t)0x00000020)
4588 #define HASH_CR_MODE                         ((uint32_t)0x00000040)
4589 #define HASH_CR_ALGO                         ((uint32_t)0x00000080)
4590 #define HASH_CR_NBW                          ((uint32_t)0x00000F00)
4591 #define HASH_CR_NBW_0                        ((uint32_t)0x00000100)
4592 #define HASH_CR_NBW_1                        ((uint32_t)0x00000200)
4593 #define HASH_CR_NBW_2                        ((uint32_t)0x00000400)
4594 #define HASH_CR_NBW_3                        ((uint32_t)0x00000800)
4595 #define HASH_CR_DINNE                        ((uint32_t)0x00001000)
4596 #define HASH_CR_LKEY                         ((uint32_t)0x00010000)
4597
4598 /******************  Bits definition for HASH_STR register  *******************/
4599 #define HASH_STR_NBW                         ((uint32_t)0x0000001F)
4600 #define HASH_STR_NBW_0                       ((uint32_t)0x00000001)
4601 #define HASH_STR_NBW_1                       ((uint32_t)0x00000002)
4602 #define HASH_STR_NBW_2                       ((uint32_t)0x00000004)
4603 #define HASH_STR_NBW_3                       ((uint32_t)0x00000008)
4604 #define HASH_STR_NBW_4                       ((uint32_t)0x00000010)
4605 #define HASH_STR_DCAL                        ((uint32_t)0x00000100)
4606
4607 /******************  Bits definition for HASH_IMR register  *******************/
4608 #define HASH_IMR_DINIM                       ((uint32_t)0x00000001)
4609 #define HASH_IMR_DCIM                        ((uint32_t)0x00000002)
4610
4611 /******************  Bits definition for HASH_SR register  ********************/
4612 #define HASH_SR_DINIS                        ((uint32_t)0x00000001)
4613 #define HASH_SR_DCIS                         ((uint32_t)0x00000002)
4614 #define HASH_SR_DMAS                         ((uint32_t)0x00000004)
4615 #define HASH_SR_BUSY                         ((uint32_t)0x00000008)
4616
4617 /******************************************************************************/
4618 /*                                                                            */
4619 /*                      Inter-integrated Circuit Interface                    */
4620 /*                                                                            */
4621 /******************************************************************************/
4622 /*******************  Bit definition for I2C_CR1 register  ********************/
4623 #define  I2C_CR1_PE                          ((uint16_t)0x0001)            /*!<Peripheral Enable */
4624 #define  I2C_CR1_SMBUS                       ((uint16_t)0x0002)            /*!<SMBus Mode */
4625 #define  I2C_CR1_SMBTYPE                     ((uint16_t)0x0008)            /*!<SMBus Type */
4626 #define  I2C_CR1_ENARP                       ((uint16_t)0x0010)            /*!<ARP Enable */
4627 #define  I2C_CR1_ENPEC                       ((uint16_t)0x0020)            /*!<PEC Enable */
4628 #define  I2C_CR1_ENGC                        ((uint16_t)0x0040)            /*!<General Call Enable */
4629 #define  I2C_CR1_NOSTRETCH                   ((uint16_t)0x0080)            /*!<Clock Stretching Disable (Slave mode) */
4630 #define  I2C_CR1_START                       ((uint16_t)0x0100)            /*!<Start Generation */
4631 #define  I2C_CR1_STOP                        ((uint16_t)0x0200)            /*!<Stop Generation */
4632 #define  I2C_CR1_ACK                         ((uint16_t)0x0400)            /*!<Acknowledge Enable */
4633 #define  I2C_CR1_POS                         ((uint16_t)0x0800)            /*!<Acknowledge/PEC Position (for data reception) */
4634 #define  I2C_CR1_PEC                         ((uint16_t)0x1000)            /*!<Packet Error Checking */
4635 #define  I2C_CR1_ALERT                       ((uint16_t)0x2000)            /*!<SMBus Alert */
4636 #define  I2C_CR1_SWRST                       ((uint16_t)0x8000)            /*!<Software Reset */
4637
4638 /*******************  Bit definition for I2C_CR2 register  ********************/
4639 #define  I2C_CR2_FREQ                        ((uint16_t)0x003F)            /*!<FREQ[5:0] bits (Peripheral Clock Frequency) */
4640 #define  I2C_CR2_FREQ_0                      ((uint16_t)0x0001)            /*!<Bit 0 */
4641 #define  I2C_CR2_FREQ_1                      ((uint16_t)0x0002)            /*!<Bit 1 */
4642 #define  I2C_CR2_FREQ_2                      ((uint16_t)0x0004)            /*!<Bit 2 */
4643 #define  I2C_CR2_FREQ_3                      ((uint16_t)0x0008)            /*!<Bit 3 */
4644 #define  I2C_CR2_FREQ_4                      ((uint16_t)0x0010)            /*!<Bit 4 */
4645 #define  I2C_CR2_FREQ_5                      ((uint16_t)0x0020)            /*!<Bit 5 */
4646
4647 #define  I2C_CR2_ITERREN                     ((uint16_t)0x0100)            /*!<Error Interrupt Enable */
4648 #define  I2C_CR2_ITEVTEN                     ((uint16_t)0x0200)            /*!<Event Interrupt Enable */
4649 #define  I2C_CR2_ITBUFEN                     ((uint16_t)0x0400)            /*!<Buffer Interrupt Enable */
4650 #define  I2C_CR2_DMAEN                       ((uint16_t)0x0800)            /*!<DMA Requests Enable */
4651 #define  I2C_CR2_LAST                        ((uint16_t)0x1000)            /*!<DMA Last Transfer */
4652
4653 /*******************  Bit definition for I2C_OAR1 register  *******************/
4654 #define  I2C_OAR1_ADD1_7                     ((uint16_t)0x00FE)            /*!<Interface Address */
4655 #define  I2C_OAR1_ADD8_9                     ((uint16_t)0x0300)            /*!<Interface Address */
4656
4657 #define  I2C_OAR1_ADD0                       ((uint16_t)0x0001)            /*!<Bit 0 */
4658 #define  I2C_OAR1_ADD1                       ((uint16_t)0x0002)            /*!<Bit 1 */
4659 #define  I2C_OAR1_ADD2                       ((uint16_t)0x0004)            /*!<Bit 2 */
4660 #define  I2C_OAR1_ADD3                       ((uint16_t)0x0008)            /*!<Bit 3 */
4661 #define  I2C_OAR1_ADD4                       ((uint16_t)0x0010)            /*!<Bit 4 */
4662 #define  I2C_OAR1_ADD5                       ((uint16_t)0x0020)            /*!<Bit 5 */
4663 #define  I2C_OAR1_ADD6                       ((uint16_t)0x0040)            /*!<Bit 6 */
4664 #define  I2C_OAR1_ADD7                       ((uint16_t)0x0080)            /*!<Bit 7 */
4665 #define  I2C_OAR1_ADD8                       ((uint16_t)0x0100)            /*!<Bit 8 */
4666 #define  I2C_OAR1_ADD9                       ((uint16_t)0x0200)            /*!<Bit 9 */
4667
4668 #define  I2C_OAR1_ADDMODE                    ((uint16_t)0x8000)            /*!<Addressing Mode (Slave mode) */
4669
4670 /*******************  Bit definition for I2C_OAR2 register  *******************/
4671 #define  I2C_OAR2_ENDUAL                     ((uint8_t)0x01)               /*!<Dual addressing mode enable */
4672 #define  I2C_OAR2_ADD2                       ((uint8_t)0xFE)               /*!<Interface address */
4673
4674 /********************  Bit definition for I2C_DR register  ********************/
4675 #define  I2C_DR_DR                           ((uint8_t)0xFF)               /*!<8-bit Data Register */
4676
4677 /*******************  Bit definition for I2C_SR1 register  ********************/
4678 #define  I2C_SR1_SB                          ((uint16_t)0x0001)            /*!<Start Bit (Master mode) */
4679 #define  I2C_SR1_ADDR                        ((uint16_t)0x0002)            /*!<Address sent (master mode)/matched (slave mode) */
4680 #define  I2C_SR1_BTF                         ((uint16_t)0x0004)            /*!<Byte Transfer Finished */
4681 #define  I2C_SR1_ADD10                       ((uint16_t)0x0008)            /*!<10-bit header sent (Master mode) */
4682 #define  I2C_SR1_STOPF                       ((uint16_t)0x0010)            /*!<Stop detection (Slave mode) */
4683 #define  I2C_SR1_RXNE                        ((uint16_t)0x0040)            /*!<Data Register not Empty (receivers) */
4684 #define  I2C_SR1_TXE                         ((uint16_t)0x0080)            /*!<Data Register Empty (transmitters) */
4685 #define  I2C_SR1_BERR                        ((uint16_t)0x0100)            /*!<Bus Error */
4686 #define  I2C_SR1_ARLO                        ((uint16_t)0x0200)            /*!<Arbitration Lost (master mode) */
4687 #define  I2C_SR1_AF                          ((uint16_t)0x0400)            /*!<Acknowledge Failure */
4688 #define  I2C_SR1_OVR                         ((uint16_t)0x0800)            /*!<Overrun/Underrun */
4689 #define  I2C_SR1_PECERR                      ((uint16_t)0x1000)            /*!<PEC Error in reception */
4690 #define  I2C_SR1_TIMEOUT                     ((uint16_t)0x4000)            /*!<Timeout or Tlow Error */
4691 #define  I2C_SR1_SMBALERT                    ((uint16_t)0x8000)            /*!<SMBus Alert */
4692
4693 /*******************  Bit definition for I2C_SR2 register  ********************/
4694 #define  I2C_SR2_MSL                         ((uint16_t)0x0001)            /*!<Master/Slave */
4695 #define  I2C_SR2_BUSY                        ((uint16_t)0x0002)            /*!<Bus Busy */
4696 #define  I2C_SR2_TRA                         ((uint16_t)0x0004)            /*!<Transmitter/Receiver */
4697 #define  I2C_SR2_GENCALL                     ((uint16_t)0x0010)            /*!<General Call Address (Slave mode) */
4698 #define  I2C_SR2_SMBDEFAULT                  ((uint16_t)0x0020)            /*!<SMBus Device Default Address (Slave mode) */
4699 #define  I2C_SR2_SMBHOST                     ((uint16_t)0x0040)            /*!<SMBus Host Header (Slave mode) */
4700 #define  I2C_SR2_DUALF                       ((uint16_t)0x0080)            /*!<Dual Flag (Slave mode) */
4701 #define  I2C_SR2_PEC                         ((uint16_t)0xFF00)            /*!<Packet Error Checking Register */
4702
4703 /*******************  Bit definition for I2C_CCR register  ********************/
4704 #define  I2C_CCR_CCR                         ((uint16_t)0x0FFF)            /*!<Clock Control Register in Fast/Standard mode (Master mode) */
4705 #define  I2C_CCR_DUTY                        ((uint16_t)0x4000)            /*!<Fast Mode Duty Cycle */
4706 #define  I2C_CCR_FS                          ((uint16_t)0x8000)            /*!<I2C Master Mode Selection */
4707
4708 /******************  Bit definition for I2C_TRISE register  *******************/
4709 #define  I2C_TRISE_TRISE                     ((uint8_t)0x3F)               /*!<Maximum Rise Time in Fast/Standard mode (Master mode) */
4710
4711 /******************************************************************************/
4712 /*                                                                            */
4713 /*                           Independent WATCHDOG                             */
4714 /*                                                                            */
4715 /******************************************************************************/
4716 /*******************  Bit definition for IWDG_KR register  ********************/
4717 #define  IWDG_KR_KEY                         ((uint16_t)0xFFFF)            /*!<Key value (write only, read 0000h) */
4718
4719 /*******************  Bit definition for IWDG_PR register  ********************/
4720 #define  IWDG_PR_PR                          ((uint8_t)0x07)               /*!<PR[2:0] (Prescaler divider) */
4721 #define  IWDG_PR_PR_0                        ((uint8_t)0x01)               /*!<Bit 0 */
4722 #define  IWDG_PR_PR_1                        ((uint8_t)0x02)               /*!<Bit 1 */
4723 #define  IWDG_PR_PR_2                        ((uint8_t)0x04)               /*!<Bit 2 */
4724
4725 /*******************  Bit definition for IWDG_RLR register  *******************/
4726 #define  IWDG_RLR_RL                         ((uint16_t)0x0FFF)            /*!<Watchdog counter reload value */
4727
4728 /*******************  Bit definition for IWDG_SR register  ********************/
4729 #define  IWDG_SR_PVU                         ((uint8_t)0x01)               /*!<Watchdog prescaler value update */
4730 #define  IWDG_SR_RVU                         ((uint8_t)0x02)               /*!<Watchdog counter reload value update */
4731
4732 /******************************************************************************/
4733 /*                                                                            */
4734 /*                             Power Control                                  */
4735 /*                                                                            */
4736 /******************************************************************************/
4737 /********************  Bit definition for PWR_CR register  ********************/
4738 #define  PWR_CR_LPDS                         ((uint16_t)0x0001)     /*!< Low-Power Deepsleep */
4739 #define  PWR_CR_PDDS                         ((uint16_t)0x0002)     /*!< Power Down Deepsleep */
4740 #define  PWR_CR_CWUF                         ((uint16_t)0x0004)     /*!< Clear Wakeup Flag */
4741 #define  PWR_CR_CSBF                         ((uint16_t)0x0008)     /*!< Clear Standby Flag */
4742 #define  PWR_CR_PVDE                         ((uint16_t)0x0010)     /*!< Power Voltage Detector Enable */
4743
4744 #define  PWR_CR_PLS                          ((uint16_t)0x00E0)     /*!< PLS[2:0] bits (PVD Level Selection) */
4745 #define  PWR_CR_PLS_0                        ((uint16_t)0x0020)     /*!< Bit 0 */
4746 #define  PWR_CR_PLS_1                        ((uint16_t)0x0040)     /*!< Bit 1 */
4747 #define  PWR_CR_PLS_2                        ((uint16_t)0x0080)     /*!< Bit 2 */
4748
4749
4750 /*!< PVD level configuration */
4751 #define  PWR_CR_PLS_LEV0                     ((uint16_t)0x0000)     /*!< PVD level 0 */
4752 #define  PWR_CR_PLS_LEV1                     ((uint16_t)0x0020)     /*!< PVD level 1 */
4753 #define  PWR_CR_PLS_LEV2                     ((uint16_t)0x0040)     /*!< PVD level 2 */
4754 #define  PWR_CR_PLS_LEV3                     ((uint16_t)0x0060)     /*!< PVD level 3 */
4755 #define  PWR_CR_PLS_LEV4                     ((uint16_t)0x0080)     /*!< PVD level 4 */
4756 #define  PWR_CR_PLS_LEV5                     ((uint16_t)0x00A0)     /*!< PVD level 5 */
4757 #define  PWR_CR_PLS_LEV6                     ((uint16_t)0x00C0)     /*!< PVD level 6 */
4758 #define  PWR_CR_PLS_LEV7                     ((uint16_t)0x00E0)     /*!< PVD level 7 */
4759
4760 #define  PWR_CR_DBP                          ((uint16_t)0x0100)     /*!< Disable Backup Domain write protection */
4761 #define  PWR_CR_FPDS                         ((uint16_t)0x0200)     /*!< Flash power down in Stop mode */
4762 #define  PWR_CR_VOS                          ((uint16_t)0x4000)     /*!< Regulator voltage scaling output selection */
4763 /* Legacy define */
4764 #define  PWR_CR_PMODE                        PWR_CR_VOS
4765
4766 /*******************  Bit definition for PWR_CSR register  ********************/
4767 #define  PWR_CSR_WUF                         ((uint16_t)0x0001)     /*!< Wakeup Flag */
4768 #define  PWR_CSR_SBF                         ((uint16_t)0x0002)     /*!< Standby Flag */
4769 #define  PWR_CSR_PVDO                        ((uint16_t)0x0004)     /*!< PVD Output */
4770 #define  PWR_CSR_BRR                         ((uint16_t)0x0008)     /*!< Backup regulator ready */
4771 #define  PWR_CSR_EWUP                        ((uint16_t)0x0100)     /*!< Enable WKUP pin */
4772 #define  PWR_CSR_BRE                         ((uint16_t)0x0200)     /*!< Backup regulator enable */
4773 #define  PWR_CSR_VOSRDY                      ((uint16_t)0x4000)     /*!< Regulator voltage scaling output selection ready */
4774 /* Legacy define */
4775 #define  PWR_CSR_REGRDY                      PWR_CSR_VOSRDY
4776
4777 /******************************************************************************/
4778 /*                                                                            */
4779 /*                         Reset and Clock Control                            */
4780 /*                                                                            */
4781 /******************************************************************************/
4782 /********************  Bit definition for RCC_CR register  ********************/
4783 #define  RCC_CR_HSION                        ((uint32_t)0x00000001)
4784 #define  RCC_CR_HSIRDY                       ((uint32_t)0x00000002)
4785
4786 #define  RCC_CR_HSITRIM                      ((uint32_t)0x000000F8)
4787 #define  RCC_CR_HSITRIM_0                    ((uint32_t)0x00000008)/*!<Bit 0 */
4788 #define  RCC_CR_HSITRIM_1                    ((uint32_t)0x00000010)/*!<Bit 1 */
4789 #define  RCC_CR_HSITRIM_2                    ((uint32_t)0x00000020)/*!<Bit 2 */
4790 #define  RCC_CR_HSITRIM_3                    ((uint32_t)0x00000040)/*!<Bit 3 */
4791 #define  RCC_CR_HSITRIM_4                    ((uint32_t)0x00000080)/*!<Bit 4 */
4792
4793 #define  RCC_CR_HSICAL                       ((uint32_t)0x0000FF00)
4794 #define  RCC_CR_HSICAL_0                     ((uint32_t)0x00000100)/*!<Bit 0 */
4795 #define  RCC_CR_HSICAL_1                     ((uint32_t)0x00000200)/*!<Bit 1 */
4796 #define  RCC_CR_HSICAL_2                     ((uint32_t)0x00000400)/*!<Bit 2 */
4797 #define  RCC_CR_HSICAL_3                     ((uint32_t)0x00000800)/*!<Bit 3 */
4798 #define  RCC_CR_HSICAL_4                     ((uint32_t)0x00001000)/*!<Bit 4 */
4799 #define  RCC_CR_HSICAL_5                     ((uint32_t)0x00002000)/*!<Bit 5 */
4800 #define  RCC_CR_HSICAL_6                     ((uint32_t)0x00004000)/*!<Bit 6 */
4801 #define  RCC_CR_HSICAL_7                     ((uint32_t)0x00008000)/*!<Bit 7 */
4802
4803 #define  RCC_CR_HSEON                        ((uint32_t)0x00010000)
4804 #define  RCC_CR_HSERDY                       ((uint32_t)0x00020000)
4805 #define  RCC_CR_HSEBYP                       ((uint32_t)0x00040000)
4806 #define  RCC_CR_CSSON                        ((uint32_t)0x00080000)
4807 #define  RCC_CR_PLLON                        ((uint32_t)0x01000000)
4808 #define  RCC_CR_PLLRDY                       ((uint32_t)0x02000000)
4809 #define  RCC_CR_PLLI2SON                     ((uint32_t)0x04000000)
4810 #define  RCC_CR_PLLI2SRDY                    ((uint32_t)0x08000000)
4811
4812 /********************  Bit definition for RCC_PLLCFGR register  ***************/
4813 #define  RCC_PLLCFGR_PLLM                    ((uint32_t)0x0000003F)
4814 #define  RCC_PLLCFGR_PLLM_0                  ((uint32_t)0x00000001)
4815 #define  RCC_PLLCFGR_PLLM_1                  ((uint32_t)0x00000002)
4816 #define  RCC_PLLCFGR_PLLM_2                  ((uint32_t)0x00000004)
4817 #define  RCC_PLLCFGR_PLLM_3                  ((uint32_t)0x00000008)
4818 #define  RCC_PLLCFGR_PLLM_4                  ((uint32_t)0x00000010)
4819 #define  RCC_PLLCFGR_PLLM_5                  ((uint32_t)0x00000020)
4820
4821 #define  RCC_PLLCFGR_PLLN                     ((uint32_t)0x00007FC0)
4822 #define  RCC_PLLCFGR_PLLN_0                   ((uint32_t)0x00000040)
4823 #define  RCC_PLLCFGR_PLLN_1                   ((uint32_t)0x00000080)
4824 #define  RCC_PLLCFGR_PLLN_2                   ((uint32_t)0x00000100)
4825 #define  RCC_PLLCFGR_PLLN_3                   ((uint32_t)0x00000200)
4826 #define  RCC_PLLCFGR_PLLN_4                   ((uint32_t)0x00000400)
4827 #define  RCC_PLLCFGR_PLLN_5                   ((uint32_t)0x00000800)
4828 #define  RCC_PLLCFGR_PLLN_6                   ((uint32_t)0x00001000)
4829 #define  RCC_PLLCFGR_PLLN_7                   ((uint32_t)0x00002000)
4830 #define  RCC_PLLCFGR_PLLN_8                   ((uint32_t)0x00004000)
4831
4832 #define  RCC_PLLCFGR_PLLP                    ((uint32_t)0x00030000)
4833 #define  RCC_PLLCFGR_PLLP_0                  ((uint32_t)0x00010000)
4834 #define  RCC_PLLCFGR_PLLP_1                  ((uint32_t)0x00020000)
4835
4836 #define  RCC_PLLCFGR_PLLSRC                  ((uint32_t)0x00400000)
4837 #define  RCC_PLLCFGR_PLLSRC_HSE              ((uint32_t)0x00400000)
4838 #define  RCC_PLLCFGR_PLLSRC_HSI              ((uint32_t)0x00000000)
4839
4840 #define  RCC_PLLCFGR_PLLQ                    ((uint32_t)0x0F000000)
4841 #define  RCC_PLLCFGR_PLLQ_0                  ((uint32_t)0x01000000)
4842 #define  RCC_PLLCFGR_PLLQ_1                  ((uint32_t)0x02000000)
4843 #define  RCC_PLLCFGR_PLLQ_2                  ((uint32_t)0x04000000)
4844 #define  RCC_PLLCFGR_PLLQ_3                  ((uint32_t)0x08000000)
4845
4846 /********************  Bit definition for RCC_CFGR register  ******************/
4847 /*!< SW configuration */
4848 #define  RCC_CFGR_SW                         ((uint32_t)0x00000003)        /*!< SW[1:0] bits (System clock Switch) */
4849 #define  RCC_CFGR_SW_0                       ((uint32_t)0x00000001)        /*!< Bit 0 */
4850 #define  RCC_CFGR_SW_1                       ((uint32_t)0x00000002)        /*!< Bit 1 */
4851
4852 #define  RCC_CFGR_SW_HSI                     ((uint32_t)0x00000000)        /*!< HSI selected as system clock */
4853 #define  RCC_CFGR_SW_HSE                     ((uint32_t)0x00000001)        /*!< HSE selected as system clock */
4854 #define  RCC_CFGR_SW_PLL                     ((uint32_t)0x00000002)        /*!< PLL selected as system clock */
4855
4856 /*!< SWS configuration */
4857 #define  RCC_CFGR_SWS                        ((uint32_t)0x0000000C)        /*!< SWS[1:0] bits (System Clock Switch Status) */
4858 #define  RCC_CFGR_SWS_0                      ((uint32_t)0x00000004)        /*!< Bit 0 */
4859 #define  RCC_CFGR_SWS_1                      ((uint32_t)0x00000008)        /*!< Bit 1 */
4860
4861 #define  RCC_CFGR_SWS_HSI                    ((uint32_t)0x00000000)        /*!< HSI oscillator used as system clock */
4862 #define  RCC_CFGR_SWS_HSE                    ((uint32_t)0x00000004)        /*!< HSE oscillator used as system clock */
4863 #define  RCC_CFGR_SWS_PLL                    ((uint32_t)0x00000008)        /*!< PLL used as system clock */
4864
4865 /*!< HPRE configuration */
4866 #define  RCC_CFGR_HPRE                       ((uint32_t)0x000000F0)        /*!< HPRE[3:0] bits (AHB prescaler) */
4867 #define  RCC_CFGR_HPRE_0                     ((uint32_t)0x00000010)        /*!< Bit 0 */
4868 #define  RCC_CFGR_HPRE_1                     ((uint32_t)0x00000020)        /*!< Bit 1 */
4869 #define  RCC_CFGR_HPRE_2                     ((uint32_t)0x00000040)        /*!< Bit 2 */
4870 #define  RCC_CFGR_HPRE_3                     ((uint32_t)0x00000080)        /*!< Bit 3 */
4871
4872 #define  RCC_CFGR_HPRE_DIV1                  ((uint32_t)0x00000000)        /*!< SYSCLK not divided */
4873 #define  RCC_CFGR_HPRE_DIV2                  ((uint32_t)0x00000080)        /*!< SYSCLK divided by 2 */
4874 #define  RCC_CFGR_HPRE_DIV4                  ((uint32_t)0x00000090)        /*!< SYSCLK divided by 4 */
4875 #define  RCC_CFGR_HPRE_DIV8                  ((uint32_t)0x000000A0)        /*!< SYSCLK divided by 8 */
4876 #define  RCC_CFGR_HPRE_DIV16                 ((uint32_t)0x000000B0)        /*!< SYSCLK divided by 16 */
4877 #define  RCC_CFGR_HPRE_DIV64                 ((uint32_t)0x000000C0)        /*!< SYSCLK divided by 64 */
4878 #define  RCC_CFGR_HPRE_DIV128                ((uint32_t)0x000000D0)        /*!< SYSCLK divided by 128 */
4879 #define  RCC_CFGR_HPRE_DIV256                ((uint32_t)0x000000E0)        /*!< SYSCLK divided by 256 */
4880 #define  RCC_CFGR_HPRE_DIV512                ((uint32_t)0x000000F0)        /*!< SYSCLK divided by 512 */
4881
4882 /*!< PPRE1 configuration */
4883 #define  RCC_CFGR_PPRE1                      ((uint32_t)0x00001C00)        /*!< PRE1[2:0] bits (APB1 prescaler) */
4884 #define  RCC_CFGR_PPRE1_0                    ((uint32_t)0x00000400)        /*!< Bit 0 */
4885 #define  RCC_CFGR_PPRE1_1                    ((uint32_t)0x00000800)        /*!< Bit 1 */
4886 #define  RCC_CFGR_PPRE1_2                    ((uint32_t)0x00001000)        /*!< Bit 2 */
4887
4888 #define  RCC_CFGR_PPRE1_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */
4889 #define  RCC_CFGR_PPRE1_DIV2                 ((uint32_t)0x00001000)        /*!< HCLK divided by 2 */
4890 #define  RCC_CFGR_PPRE1_DIV4                 ((uint32_t)0x00001400)        /*!< HCLK divided by 4 */
4891 #define  RCC_CFGR_PPRE1_DIV8                 ((uint32_t)0x00001800)        /*!< HCLK divided by 8 */
4892 #define  RCC_CFGR_PPRE1_DIV16                ((uint32_t)0x00001C00)        /*!< HCLK divided by 16 */
4893
4894 /*!< PPRE2 configuration */
4895 #define  RCC_CFGR_PPRE2                      ((uint32_t)0x0000E000)        /*!< PRE2[2:0] bits (APB2 prescaler) */
4896 #define  RCC_CFGR_PPRE2_0                    ((uint32_t)0x00002000)        /*!< Bit 0 */
4897 #define  RCC_CFGR_PPRE2_1                    ((uint32_t)0x00004000)        /*!< Bit 1 */
4898 #define  RCC_CFGR_PPRE2_2                    ((uint32_t)0x00008000)        /*!< Bit 2 */
4899
4900 #define  RCC_CFGR_PPRE2_DIV1                 ((uint32_t)0x00000000)        /*!< HCLK not divided */
4901 #define  RCC_CFGR_PPRE2_DIV2                 ((uint32_t)0x00008000)        /*!< HCLK divided by 2 */
4902 #define  RCC_CFGR_PPRE2_DIV4                 ((uint32_t)0x0000A000)        /*!< HCLK divided by 4 */
4903 #define  RCC_CFGR_PPRE2_DIV8                 ((uint32_t)0x0000C000)        /*!< HCLK divided by 8 */
4904 #define  RCC_CFGR_PPRE2_DIV16                ((uint32_t)0x0000E000)        /*!< HCLK divided by 16 */
4905
4906 /*!< RTCPRE configuration */
4907 #define  RCC_CFGR_RTCPRE                     ((uint32_t)0x001F0000)
4908 #define  RCC_CFGR_RTCPRE_0                   ((uint32_t)0x00010000)
4909 #define  RCC_CFGR_RTCPRE_1                   ((uint32_t)0x00020000)
4910 #define  RCC_CFGR_RTCPRE_2                   ((uint32_t)0x00040000)
4911 #define  RCC_CFGR_RTCPRE_3                   ((uint32_t)0x00080000)
4912 #define  RCC_CFGR_RTCPRE_4                   ((uint32_t)0x00100000)
4913
4914 /*!< MCO1 configuration */
4915 #define  RCC_CFGR_MCO1                       ((uint32_t)0x00600000)
4916 #define  RCC_CFGR_MCO1_0                     ((uint32_t)0x00200000)
4917 #define  RCC_CFGR_MCO1_1                     ((uint32_t)0x00400000)
4918
4919 #define  RCC_CFGR_I2SSRC                     ((uint32_t)0x00800000)
4920
4921 #define  RCC_CFGR_MCO1PRE                    ((uint32_t)0x07000000)
4922 #define  RCC_CFGR_MCO1PRE_0                  ((uint32_t)0x01000000)
4923 #define  RCC_CFGR_MCO1PRE_1                  ((uint32_t)0x02000000)
4924 #define  RCC_CFGR_MCO1PRE_2                  ((uint32_t)0x04000000)
4925
4926 #define  RCC_CFGR_MCO2PRE                    ((uint32_t)0x38000000)
4927 #define  RCC_CFGR_MCO2PRE_0                  ((uint32_t)0x08000000)
4928 #define  RCC_CFGR_MCO2PRE_1                  ((uint32_t)0x10000000)
4929 #define  RCC_CFGR_MCO2PRE_2                  ((uint32_t)0x20000000)
4930
4931 #define  RCC_CFGR_MCO2                       ((uint32_t)0xC0000000)
4932 #define  RCC_CFGR_MCO2_0                     ((uint32_t)0x40000000)
4933 #define  RCC_CFGR_MCO2_1                     ((uint32_t)0x80000000)
4934
4935 /********************  Bit definition for RCC_CIR register  *******************/
4936 #define  RCC_CIR_LSIRDYF                     ((uint32_t)0x00000001)
4937 #define  RCC_CIR_LSERDYF                     ((uint32_t)0x00000002)
4938 #define  RCC_CIR_HSIRDYF                     ((uint32_t)0x00000004)
4939 #define  RCC_CIR_HSERDYF                     ((uint32_t)0x00000008)
4940 #define  RCC_CIR_PLLRDYF                     ((uint32_t)0x00000010)
4941 #define  RCC_CIR_PLLI2SRDYF                  ((uint32_t)0x00000020)
4942 #define  RCC_CIR_CSSF                        ((uint32_t)0x00000080)
4943 #define  RCC_CIR_LSIRDYIE                    ((uint32_t)0x00000100)
4944 #define  RCC_CIR_LSERDYIE                    ((uint32_t)0x00000200)
4945 #define  RCC_CIR_HSIRDYIE                    ((uint32_t)0x00000400)
4946 #define  RCC_CIR_HSERDYIE                    ((uint32_t)0x00000800)
4947 #define  RCC_CIR_PLLRDYIE                    ((uint32_t)0x00001000)
4948 #define  RCC_CIR_PLLI2SRDYIE                 ((uint32_t)0x00002000)
4949 #define  RCC_CIR_LSIRDYC                     ((uint32_t)0x00010000)
4950 #define  RCC_CIR_LSERDYC                     ((uint32_t)0x00020000)
4951 #define  RCC_CIR_HSIRDYC                     ((uint32_t)0x00040000)
4952 #define  RCC_CIR_HSERDYC                     ((uint32_t)0x00080000)
4953 #define  RCC_CIR_PLLRDYC                     ((uint32_t)0x00100000)
4954 #define  RCC_CIR_PLLI2SRDYC                  ((uint32_t)0x00200000)
4955 #define  RCC_CIR_CSSC                        ((uint32_t)0x00800000)
4956
4957 /********************  Bit definition for RCC_AHB1RSTR register  **************/
4958 #define  RCC_AHB1RSTR_GPIOARST               ((uint32_t)0x00000001)
4959 #define  RCC_AHB1RSTR_GPIOBRST               ((uint32_t)0x00000002)
4960 #define  RCC_AHB1RSTR_GPIOCRST               ((uint32_t)0x00000004)
4961 #define  RCC_AHB1RSTR_GPIODRST               ((uint32_t)0x00000008)
4962 #define  RCC_AHB1RSTR_GPIOERST               ((uint32_t)0x00000010)
4963 #define  RCC_AHB1RSTR_GPIOFRST               ((uint32_t)0x00000020)
4964 #define  RCC_AHB1RSTR_GPIOGRST               ((uint32_t)0x00000040)
4965 #define  RCC_AHB1RSTR_GPIOHRST               ((uint32_t)0x00000080)
4966 #define  RCC_AHB1RSTR_GPIOIRST               ((uint32_t)0x00000100)
4967 #define  RCC_AHB1RSTR_CRCRST                 ((uint32_t)0x00001000)
4968 #define  RCC_AHB1RSTR_DMA1RST                ((uint32_t)0x00200000)
4969 #define  RCC_AHB1RSTR_DMA2RST                ((uint32_t)0x00400000)
4970 #define  RCC_AHB1RSTR_ETHMACRST              ((uint32_t)0x02000000)
4971 #define  RCC_AHB1RSTR_OTGHRST                ((uint32_t)0x10000000)
4972
4973 /********************  Bit definition for RCC_AHB2RSTR register  **************/
4974 #define  RCC_AHB2RSTR_DCMIRST                ((uint32_t)0x00000001)
4975 #define  RCC_AHB2RSTR_CRYPRST                ((uint32_t)0x00000010)
4976 #define  RCC_AHB2RSTR_HSAHRST                ((uint32_t)0x00000020)
4977 #define  RCC_AHB2RSTR_RNGRST                 ((uint32_t)0x00000040)
4978 #define  RCC_AHB2RSTR_OTGFSRST               ((uint32_t)0x00000080)
4979
4980 /********************  Bit definition for RCC_AHB3RSTR register  **************/
4981 #define  RCC_AHB3RSTR_FSMCRST                ((uint32_t)0x00000001)
4982
4983 /********************  Bit definition for RCC_APB1RSTR register  **************/
4984 #define  RCC_APB1RSTR_TIM2RST                ((uint32_t)0x00000001)
4985 #define  RCC_APB1RSTR_TIM3RST                ((uint32_t)0x00000002)
4986 #define  RCC_APB1RSTR_TIM4RST                ((uint32_t)0x00000004)
4987 #define  RCC_APB1RSTR_TIM5RST                ((uint32_t)0x00000008)
4988 #define  RCC_APB1RSTR_TIM6RST                ((uint32_t)0x00000010)
4989 #define  RCC_APB1RSTR_TIM7RST                ((uint32_t)0x00000020)
4990 #define  RCC_APB1RSTR_TIM12RST               ((uint32_t)0x00000040)
4991 #define  RCC_APB1RSTR_TIM13RST               ((uint32_t)0x00000080)
4992 #define  RCC_APB1RSTR_TIM14RST               ((uint32_t)0x00000100)
4993 #define  RCC_APB1RSTR_WWDGEN                 ((uint32_t)0x00000800)
4994 #define  RCC_APB1RSTR_SPI2RST                ((uint32_t)0x00008000)
4995 #define  RCC_APB1RSTR_SPI3RST                ((uint32_t)0x00010000)
4996 #define  RCC_APB1RSTR_USART2RST              ((uint32_t)0x00020000)
4997 #define  RCC_APB1RSTR_USART3RST              ((uint32_t)0x00040000)
4998 #define  RCC_APB1RSTR_UART4RST               ((uint32_t)0x00080000)
4999 #define  RCC_APB1RSTR_UART5RST               ((uint32_t)0x00100000)
5000 #define  RCC_APB1RSTR_I2C1RST                ((uint32_t)0x00200000)
5001 #define  RCC_APB1RSTR_I2C2RST                ((uint32_t)0x00400000)
5002 #define  RCC_APB1RSTR_I2C3RST                ((uint32_t)0x00800000)
5003 #define  RCC_APB1RSTR_CAN1RST                ((uint32_t)0x02000000)
5004 #define  RCC_APB1RSTR_CAN2RST                ((uint32_t)0x04000000)
5005 #define  RCC_APB1RSTR_PWRRST                 ((uint32_t)0x10000000)
5006 #define  RCC_APB1RSTR_DACRST                 ((uint32_t)0x20000000)
5007
5008 /********************  Bit definition for RCC_APB2RSTR register  **************/
5009 #define  RCC_APB2RSTR_TIM1RST                ((uint32_t)0x00000001)
5010 #define  RCC_APB2RSTR_TIM8RST                ((uint32_t)0x00000002)
5011 #define  RCC_APB2RSTR_USART1RST              ((uint32_t)0x00000010)
5012 #define  RCC_APB2RSTR_USART6RST              ((uint32_t)0x00000020)
5013 #define  RCC_APB2RSTR_ADCRST                 ((uint32_t)0x00000100)
5014 #define  RCC_APB2RSTR_SDIORST                ((uint32_t)0x00000800)
5015 #define  RCC_APB2RSTR_SPI1RST                ((uint32_t)0x00001000)
5016 #define  RCC_APB2RSTR_SYSCFGRST              ((uint32_t)0x00004000)
5017 #define  RCC_APB2RSTR_TIM9RST                ((uint32_t)0x00010000)
5018 #define  RCC_APB2RSTR_TIM10RST               ((uint32_t)0x00020000)
5019 #define  RCC_APB2RSTR_TIM11RST               ((uint32_t)0x00040000)
5020 /* Old SPI1RST bit definition, maintained for legacy purpose */
5021 #define  RCC_APB2RSTR_SPI1                   RCC_APB2RSTR_SPI1RST
5022
5023 /********************  Bit definition for RCC_AHB1ENR register  ***************/
5024 #define  RCC_AHB1ENR_GPIOAEN                 ((uint32_t)0x00000001)
5025 #define  RCC_AHB1ENR_GPIOBEN                 ((uint32_t)0x00000002)
5026 #define  RCC_AHB1ENR_GPIOCEN                 ((uint32_t)0x00000004)
5027 #define  RCC_AHB1ENR_GPIODEN                 ((uint32_t)0x00000008)
5028 #define  RCC_AHB1ENR_GPIOEEN                 ((uint32_t)0x00000010)
5029 #define  RCC_AHB1ENR_GPIOFEN                 ((uint32_t)0x00000020)
5030 #define  RCC_AHB1ENR_GPIOGEN                 ((uint32_t)0x00000040)
5031 #define  RCC_AHB1ENR_GPIOHEN                 ((uint32_t)0x00000080)
5032 #define  RCC_AHB1ENR_GPIOIEN                 ((uint32_t)0x00000100)
5033 #define  RCC_AHB1ENR_CRCEN                   ((uint32_t)0x00001000)
5034 #define  RCC_AHB1ENR_BKPSRAMEN               ((uint32_t)0x00040000)
5035 #define  RCC_AHB1ENR_CCMDATARAMEN            ((uint32_t)0x00100000)
5036 #define  RCC_AHB1ENR_DMA1EN                  ((uint32_t)0x00200000)
5037 #define  RCC_AHB1ENR_DMA2EN                  ((uint32_t)0x00400000)
5038 #define  RCC_AHB1ENR_ETHMACEN                ((uint32_t)0x02000000)
5039 #define  RCC_AHB1ENR_ETHMACTXEN              ((uint32_t)0x04000000)
5040 #define  RCC_AHB1ENR_ETHMACRXEN              ((uint32_t)0x08000000)
5041 #define  RCC_AHB1ENR_ETHMACPTPEN             ((uint32_t)0x10000000)
5042 #define  RCC_AHB1ENR_OTGHSEN                 ((uint32_t)0x20000000)
5043 #define  RCC_AHB1ENR_OTGHSULPIEN             ((uint32_t)0x40000000)
5044
5045 /********************  Bit definition for RCC_AHB2ENR register  ***************/
5046 #define  RCC_AHB2ENR_DCMIEN                  ((uint32_t)0x00000001)
5047 #define  RCC_AHB2ENR_CRYPEN                  ((uint32_t)0x00000010)
5048 #define  RCC_AHB2ENR_HASHEN                  ((uint32_t)0x00000020)
5049 #define  RCC_AHB2ENR_RNGEN                   ((uint32_t)0x00000040)
5050 #define  RCC_AHB2ENR_OTGFSEN                 ((uint32_t)0x00000080)
5051
5052 /********************  Bit definition for RCC_AHB3ENR register  ***************/
5053 #define  RCC_AHB3ENR_FSMCEN                  ((uint32_t)0x00000001)
5054
5055 /********************  Bit definition for RCC_APB1ENR register  ***************/
5056 #define  RCC_APB1ENR_TIM2EN                  ((uint32_t)0x00000001)
5057 #define  RCC_APB1ENR_TIM3EN                  ((uint32_t)0x00000002)
5058 #define  RCC_APB1ENR_TIM4EN                  ((uint32_t)0x00000004)
5059 #define  RCC_APB1ENR_TIM5EN                  ((uint32_t)0x00000008)
5060 #define  RCC_APB1ENR_TIM6EN                  ((uint32_t)0x00000010)
5061 #define  RCC_APB1ENR_TIM7EN                  ((uint32_t)0x00000020)
5062 #define  RCC_APB1ENR_TIM12EN                 ((uint32_t)0x00000040)
5063 #define  RCC_APB1ENR_TIM13EN                 ((uint32_t)0x00000080)
5064 #define  RCC_APB1ENR_TIM14EN                 ((uint32_t)0x00000100)
5065 #define  RCC_APB1ENR_WWDGEN                  ((uint32_t)0x00000800)
5066 #define  RCC_APB1ENR_SPI2EN                  ((uint32_t)0x00004000)
5067 #define  RCC_APB1ENR_SPI3EN                  ((uint32_t)0x00008000)
5068 #define  RCC_APB1ENR_USART2EN                ((uint32_t)0x00020000)
5069 #define  RCC_APB1ENR_USART3EN                ((uint32_t)0x00040000)
5070 #define  RCC_APB1ENR_UART4EN                 ((uint32_t)0x00080000)
5071 #define  RCC_APB1ENR_UART5EN                 ((uint32_t)0x00100000)
5072 #define  RCC_APB1ENR_I2C1EN                  ((uint32_t)0x00200000)
5073 #define  RCC_APB1ENR_I2C2EN                  ((uint32_t)0x00400000)
5074 #define  RCC_APB1ENR_I2C3EN                  ((uint32_t)0x00800000)
5075 #define  RCC_APB1ENR_CAN1EN                  ((uint32_t)0x02000000)
5076 #define  RCC_APB1ENR_CAN2EN                  ((uint32_t)0x04000000)
5077 #define  RCC_APB1ENR_PWREN                   ((uint32_t)0x10000000)
5078 #define  RCC_APB1ENR_DACEN                   ((uint32_t)0x20000000)
5079
5080 /********************  Bit definition for RCC_APB2ENR register  ***************/
5081 #define  RCC_APB2ENR_TIM1EN                  ((uint32_t)0x00000001)
5082 #define  RCC_APB2ENR_TIM8EN                  ((uint32_t)0x00000002)
5083 #define  RCC_APB2ENR_USART1EN                ((uint32_t)0x00000010)
5084 #define  RCC_APB2ENR_USART6EN                ((uint32_t)0x00000020)
5085 #define  RCC_APB2ENR_ADC1EN                  ((uint32_t)0x00000100)
5086 #define  RCC_APB2ENR_ADC2EN                  ((uint32_t)0x00000200)
5087 #define  RCC_APB2ENR_ADC3EN                  ((uint32_t)0x00000400)
5088 #define  RCC_APB2ENR_SDIOEN                  ((uint32_t)0x00000800)
5089 #define  RCC_APB2ENR_SPI1EN                  ((uint32_t)0x00001000)
5090 #define  RCC_APB2ENR_SYSCFGEN                ((uint32_t)0x00004000)
5091 #define  RCC_APB2ENR_TIM11EN                 ((uint32_t)0x00040000)
5092 #define  RCC_APB2ENR_TIM10EN                 ((uint32_t)0x00020000)
5093 #define  RCC_APB2ENR_TIM9EN                  ((uint32_t)0x00010000)
5094
5095 /********************  Bit definition for RCC_AHB1LPENR register  *************/
5096 #define  RCC_AHB1LPENR_GPIOALPEN             ((uint32_t)0x00000001)
5097 #define  RCC_AHB1LPENR_GPIOBLPEN             ((uint32_t)0x00000002)
5098 #define  RCC_AHB1LPENR_GPIOCLPEN             ((uint32_t)0x00000004)
5099 #define  RCC_AHB1LPENR_GPIODLPEN             ((uint32_t)0x00000008)
5100 #define  RCC_AHB1LPENR_GPIOELPEN             ((uint32_t)0x00000010)
5101 #define  RCC_AHB1LPENR_GPIOFLPEN             ((uint32_t)0x00000020)
5102 #define  RCC_AHB1LPENR_GPIOGLPEN             ((uint32_t)0x00000040)
5103 #define  RCC_AHB1LPENR_GPIOHLPEN             ((uint32_t)0x00000080)
5104 #define  RCC_AHB1LPENR_GPIOILPEN             ((uint32_t)0x00000100)
5105 #define  RCC_AHB1LPENR_CRCLPEN               ((uint32_t)0x00001000)
5106 #define  RCC_AHB1LPENR_FLITFLPEN             ((uint32_t)0x00008000)
5107 #define  RCC_AHB1LPENR_SRAM1LPEN             ((uint32_t)0x00010000)
5108 #define  RCC_AHB1LPENR_SRAM2LPEN             ((uint32_t)0x00020000)
5109 #define  RCC_AHB1LPENR_BKPSRAMLPEN           ((uint32_t)0x00040000)
5110 #define  RCC_AHB1LPENR_DMA1LPEN              ((uint32_t)0x00200000)
5111 #define  RCC_AHB1LPENR_DMA2LPEN              ((uint32_t)0x00400000)
5112 #define  RCC_AHB1LPENR_ETHMACLPEN            ((uint32_t)0x02000000)
5113 #define  RCC_AHB1LPENR_ETHMACTXLPEN          ((uint32_t)0x04000000)
5114 #define  RCC_AHB1LPENR_ETHMACRXLPEN          ((uint32_t)0x08000000)
5115 #define  RCC_AHB1LPENR_ETHMACPTPLPEN         ((uint32_t)0x10000000)
5116 #define  RCC_AHB1LPENR_OTGHSLPEN             ((uint32_t)0x20000000)
5117 #define  RCC_AHB1LPENR_OTGHSULPILPEN         ((uint32_t)0x40000000)
5118
5119 /********************  Bit definition for RCC_AHB2LPENR register  *************/
5120 #define  RCC_AHB2LPENR_DCMILPEN              ((uint32_t)0x00000001)
5121 #define  RCC_AHB2LPENR_CRYPLPEN              ((uint32_t)0x00000010)
5122 #define  RCC_AHB2LPENR_HASHLPEN              ((uint32_t)0x00000020)
5123 #define  RCC_AHB2LPENR_RNGLPEN               ((uint32_t)0x00000040)
5124 #define  RCC_AHB2LPENR_OTGFSLPEN             ((uint32_t)0x00000080)
5125
5126 /********************  Bit definition for RCC_AHB3LPENR register  *************/
5127 #define  RCC_AHB3LPENR_FSMCLPEN              ((uint32_t)0x00000001)
5128
5129 /********************  Bit definition for RCC_APB1LPENR register  *************/
5130 #define  RCC_APB1LPENR_TIM2LPEN              ((uint32_t)0x00000001)
5131 #define  RCC_APB1LPENR_TIM3LPEN              ((uint32_t)0x00000002)
5132 #define  RCC_APB1LPENR_TIM4LPEN              ((uint32_t)0x00000004)
5133 #define  RCC_APB1LPENR_TIM5LPEN              ((uint32_t)0x00000008)
5134 #define  RCC_APB1LPENR_TIM6LPEN              ((uint32_t)0x00000010)
5135 #define  RCC_APB1LPENR_TIM7LPEN              ((uint32_t)0x00000020)
5136 #define  RCC_APB1LPENR_TIM12LPEN             ((uint32_t)0x00000040)
5137 #define  RCC_APB1LPENR_TIM13LPEN             ((uint32_t)0x00000080)
5138 #define  RCC_APB1LPENR_TIM14LPEN             ((uint32_t)0x00000100)
5139 #define  RCC_APB1LPENR_WWDGLPEN              ((uint32_t)0x00000800)
5140 #define  RCC_APB1LPENR_SPI2LPEN              ((uint32_t)0x00004000)
5141 #define  RCC_APB1LPENR_SPI3LPEN              ((uint32_t)0x00008000)
5142 #define  RCC_APB1LPENR_USART2LPEN            ((uint32_t)0x00020000)
5143 #define  RCC_APB1LPENR_USART3LPEN            ((uint32_t)0x00040000)
5144 #define  RCC_APB1LPENR_UART4LPEN             ((uint32_t)0x00080000)
5145 #define  RCC_APB1LPENR_UART5LPEN             ((uint32_t)0x00100000)
5146 #define  RCC_APB1LPENR_I2C1LPEN              ((uint32_t)0x00200000)
5147 #define  RCC_APB1LPENR_I2C2LPEN              ((uint32_t)0x00400000)
5148 #define  RCC_APB1LPENR_I2C3LPEN              ((uint32_t)0x00800000)
5149 #define  RCC_APB1LPENR_CAN1LPEN              ((uint32_t)0x02000000)
5150 #define  RCC_APB1LPENR_CAN2LPEN              ((uint32_t)0x04000000)
5151 #define  RCC_APB1LPENR_PWRLPEN               ((uint32_t)0x10000000)
5152 #define  RCC_APB1LPENR_DACLPEN               ((uint32_t)0x20000000)
5153
5154 /********************  Bit definition for RCC_APB2LPENR register  *************/
5155 #define  RCC_APB2LPENR_TIM1LPEN              ((uint32_t)0x00000001)
5156 #define  RCC_APB2LPENR_TIM8LPEN              ((uint32_t)0x00000002)
5157 #define  RCC_APB2LPENR_USART1LPEN            ((uint32_t)0x00000010)
5158 #define  RCC_APB2LPENR_USART6LPEN            ((uint32_t)0x00000020)
5159 #define  RCC_APB2LPENR_ADC1LPEN              ((uint32_t)0x00000100)
5160 #define  RCC_APB2LPENR_ADC2PEN               ((uint32_t)0x00000200)
5161 #define  RCC_APB2LPENR_ADC3LPEN              ((uint32_t)0x00000400)
5162 #define  RCC_APB2LPENR_SDIOLPEN              ((uint32_t)0x00000800)
5163 #define  RCC_APB2LPENR_SPI1LPEN              ((uint32_t)0x00001000)
5164 #define  RCC_APB2LPENR_SYSCFGLPEN            ((uint32_t)0x00004000)
5165 #define  RCC_APB2LPENR_TIM9LPEN              ((uint32_t)0x00010000)
5166 #define  RCC_APB2LPENR_TIM10LPEN             ((uint32_t)0x00020000)
5167 #define  RCC_APB2LPENR_TIM11LPEN             ((uint32_t)0x00040000)
5168
5169 /********************  Bit definition for RCC_BDCR register  ******************/
5170 #define  RCC_BDCR_LSEON                      ((uint32_t)0x00000001)
5171 #define  RCC_BDCR_LSERDY                     ((uint32_t)0x00000002)
5172 #define  RCC_BDCR_LSEBYP                     ((uint32_t)0x00000004)
5173
5174 #define  RCC_BDCR_RTCSEL                    ((uint32_t)0x00000300)
5175 #define  RCC_BDCR_RTCSEL_0                  ((uint32_t)0x00000100)
5176 #define  RCC_BDCR_RTCSEL_1                  ((uint32_t)0x00000200)
5177
5178 #define  RCC_BDCR_RTCEN                      ((uint32_t)0x00008000)
5179 #define  RCC_BDCR_BDRST                      ((uint32_t)0x00010000)
5180
5181 /********************  Bit definition for RCC_CSR register  *******************/
5182 #define  RCC_CSR_LSION                       ((uint32_t)0x00000001)
5183 #define  RCC_CSR_LSIRDY                      ((uint32_t)0x00000002)
5184 #define  RCC_CSR_RMVF                        ((uint32_t)0x01000000)
5185 #define  RCC_CSR_BORRSTF                     ((uint32_t)0x02000000)
5186 #define  RCC_CSR_PADRSTF                     ((uint32_t)0x04000000)
5187 #define  RCC_CSR_PORRSTF                     ((uint32_t)0x08000000)
5188 #define  RCC_CSR_SFTRSTF                     ((uint32_t)0x10000000)
5189 #define  RCC_CSR_WDGRSTF                     ((uint32_t)0x20000000)
5190 #define  RCC_CSR_WWDGRSTF                    ((uint32_t)0x40000000)
5191 #define  RCC_CSR_LPWRRSTF                    ((uint32_t)0x80000000)
5192
5193 /********************  Bit definition for RCC_SSCGR register  *****************/
5194 #define  RCC_SSCGR_MODPER                    ((uint32_t)0x00001FFF)
5195 #define  RCC_SSCGR_INCSTEP                   ((uint32_t)0x0FFFE000)
5196 #define  RCC_SSCGR_SPREADSEL                 ((uint32_t)0x40000000)
5197 #define  RCC_SSCGR_SSCGEN                    ((uint32_t)0x80000000)
5198
5199 /********************  Bit definition for RCC_PLLI2SCFGR register  ************/
5200 #define  RCC_PLLI2SCFGR_PLLI2SN              ((uint32_t)0x00007FC0)
5201 #define  RCC_PLLI2SCFGR_PLLI2SR              ((uint32_t)0x70000000)
5202
5203 /******************************************************************************/
5204 /*                                                                            */
5205 /*                                    RNG                                     */
5206 /*                                                                            */
5207 /******************************************************************************/
5208 /********************  Bits definition for RNG_CR register  *******************/
5209 #define RNG_CR_RNGEN                         ((uint32_t)0x00000004)
5210 #define RNG_CR_IE                            ((uint32_t)0x00000008)
5211
5212 /********************  Bits definition for RNG_SR register  *******************/
5213 #define RNG_SR_DRDY                          ((uint32_t)0x00000001)
5214 #define RNG_SR_CECS                          ((uint32_t)0x00000002)
5215 #define RNG_SR_SECS                          ((uint32_t)0x00000004)
5216 #define RNG_SR_CEIS                          ((uint32_t)0x00000020)
5217 #define RNG_SR_SEIS                          ((uint32_t)0x00000040)
5218
5219 /******************************************************************************/
5220 /*                                                                            */
5221 /*                           Real-Time Clock (RTC)                            */
5222 /*                                                                            */
5223 /******************************************************************************/
5224 /********************  Bits definition for RTC_TR register  *******************/
5225 #define RTC_TR_PM                            ((uint32_t)0x00400000)
5226 #define RTC_TR_HT                            ((uint32_t)0x00300000)
5227 #define RTC_TR_HT_0                          ((uint32_t)0x00100000)
5228 #define RTC_TR_HT_1                          ((uint32_t)0x00200000)
5229 #define RTC_TR_HU                            ((uint32_t)0x000F0000)
5230 #define RTC_TR_HU_0                          ((uint32_t)0x00010000)
5231 #define RTC_TR_HU_1                          ((uint32_t)0x00020000)
5232 #define RTC_TR_HU_2                          ((uint32_t)0x00040000)
5233 #define RTC_TR_HU_3                          ((uint32_t)0x00080000)
5234 #define RTC_TR_MNT                           ((uint32_t)0x00007000)
5235 #define RTC_TR_MNT_0                         ((uint32_t)0x00001000)
5236 #define RTC_TR_MNT_1                         ((uint32_t)0x00002000)
5237 #define RTC_TR_MNT_2                         ((uint32_t)0x00004000)
5238 #define RTC_TR_MNU                           ((uint32_t)0x00000F00)
5239 #define RTC_TR_MNU_0                         ((uint32_t)0x00000100)
5240 #define RTC_TR_MNU_1                         ((uint32_t)0x00000200)
5241 #define RTC_TR_MNU_2                         ((uint32_t)0x00000400)
5242 #define RTC_TR_MNU_3                         ((uint32_t)0x00000800)
5243 #define RTC_TR_ST                            ((uint32_t)0x00000070)
5244 #define RTC_TR_ST_0                          ((uint32_t)0x00000010)
5245 #define RTC_TR_ST_1                          ((uint32_t)0x00000020)
5246 #define RTC_TR_ST_2                          ((uint32_t)0x00000040)
5247 #define RTC_TR_SU                            ((uint32_t)0x0000000F)
5248 #define RTC_TR_SU_0                          ((uint32_t)0x00000001)
5249 #define RTC_TR_SU_1                          ((uint32_t)0x00000002)
5250 #define RTC_TR_SU_2                          ((uint32_t)0x00000004)
5251 #define RTC_TR_SU_3                          ((uint32_t)0x00000008)
5252
5253 /********************  Bits definition for RTC_DR register  *******************/
5254 #define RTC_DR_YT                            ((uint32_t)0x00F00000)
5255 #define RTC_DR_YT_0                          ((uint32_t)0x00100000)
5256 #define RTC_DR_YT_1                          ((uint32_t)0x00200000)
5257 #define RTC_DR_YT_2                          ((uint32_t)0x00400000)
5258 #define RTC_DR_YT_3                          ((uint32_t)0x00800000)
5259 #define RTC_DR_YU                            ((uint32_t)0x000F0000)
5260 #define RTC_DR_YU_0                          ((uint32_t)0x00010000)
5261 #define RTC_DR_YU_1                          ((uint32_t)0x00020000)
5262 #define RTC_DR_YU_2                          ((uint32_t)0x00040000)
5263 #define RTC_DR_YU_3                          ((uint32_t)0x00080000)
5264 #define RTC_DR_WDU                           ((uint32_t)0x0000E000)
5265 #define RTC_DR_WDU_0                         ((uint32_t)0x00002000)
5266 #define RTC_DR_WDU_1                         ((uint32_t)0x00004000)
5267 #define RTC_DR_WDU_2                         ((uint32_t)0x00008000)
5268 #define RTC_DR_MT                            ((uint32_t)0x00001000)
5269 #define RTC_DR_MU                            ((uint32_t)0x00000F00)
5270 #define RTC_DR_MU_0                          ((uint32_t)0x00000100)
5271 #define RTC_DR_MU_1                          ((uint32_t)0x00000200)
5272 #define RTC_DR_MU_2                          ((uint32_t)0x00000400)
5273 #define RTC_DR_MU_3                          ((uint32_t)0x00000800)
5274 #define RTC_DR_DT                            ((uint32_t)0x00000030)
5275 #define RTC_DR_DT_0                          ((uint32_t)0x00000010)
5276 #define RTC_DR_DT_1                          ((uint32_t)0x00000020)
5277 #define RTC_DR_DU                            ((uint32_t)0x0000000F)
5278 #define RTC_DR_DU_0                          ((uint32_t)0x00000001)
5279 #define RTC_DR_DU_1                          ((uint32_t)0x00000002)
5280 #define RTC_DR_DU_2                          ((uint32_t)0x00000004)
5281 #define RTC_DR_DU_3                          ((uint32_t)0x00000008)
5282
5283 /********************  Bits definition for RTC_CR register  *******************/
5284 #define RTC_CR_COE                           ((uint32_t)0x00800000)
5285 #define RTC_CR_OSEL                          ((uint32_t)0x00600000)
5286 #define RTC_CR_OSEL_0                        ((uint32_t)0x00200000)
5287 #define RTC_CR_OSEL_1                        ((uint32_t)0x00400000)
5288 #define RTC_CR_POL                           ((uint32_t)0x00100000)
5289 #define RTC_CR_COSEL                         ((uint32_t)0x00080000)
5290 #define RTC_CR_BCK                           ((uint32_t)0x00040000)
5291 #define RTC_CR_SUB1H                         ((uint32_t)0x00020000)
5292 #define RTC_CR_ADD1H                         ((uint32_t)0x00010000)
5293 #define RTC_CR_TSIE                          ((uint32_t)0x00008000)
5294 #define RTC_CR_WUTIE                         ((uint32_t)0x00004000)
5295 #define RTC_CR_ALRBIE                        ((uint32_t)0x00002000)
5296 #define RTC_CR_ALRAIE                        ((uint32_t)0x00001000)
5297 #define RTC_CR_TSE                           ((uint32_t)0x00000800)
5298 #define RTC_CR_WUTE                          ((uint32_t)0x00000400)
5299 #define RTC_CR_ALRBE                         ((uint32_t)0x00000200)
5300 #define RTC_CR_ALRAE                         ((uint32_t)0x00000100)
5301 #define RTC_CR_DCE                           ((uint32_t)0x00000080)
5302 #define RTC_CR_FMT                           ((uint32_t)0x00000040)
5303 #define RTC_CR_BYPSHAD                       ((uint32_t)0x00000020)
5304 #define RTC_CR_REFCKON                       ((uint32_t)0x00000010)
5305 #define RTC_CR_TSEDGE                        ((uint32_t)0x00000008)
5306 #define RTC_CR_WUCKSEL                       ((uint32_t)0x00000007)
5307 #define RTC_CR_WUCKSEL_0                     ((uint32_t)0x00000001)
5308 #define RTC_CR_WUCKSEL_1                     ((uint32_t)0x00000002)
5309 #define RTC_CR_WUCKSEL_2                     ((uint32_t)0x00000004)
5310
5311 /********************  Bits definition for RTC_ISR register  ******************/
5312 #define RTC_ISR_RECALPF                      ((uint32_t)0x00010000)
5313 #define RTC_ISR_TAMP1F                       ((uint32_t)0x00002000)
5314 #define RTC_ISR_TSOVF                        ((uint32_t)0x00001000)
5315 #define RTC_ISR_TSF                          ((uint32_t)0x00000800)
5316 #define RTC_ISR_WUTF                         ((uint32_t)0x00000400)
5317 #define RTC_ISR_ALRBF                        ((uint32_t)0x00000200)
5318 #define RTC_ISR_ALRAF                        ((uint32_t)0x00000100)
5319 #define RTC_ISR_INIT                         ((uint32_t)0x00000080)
5320 #define RTC_ISR_INITF                        ((uint32_t)0x00000040)
5321 #define RTC_ISR_RSF                          ((uint32_t)0x00000020)
5322 #define RTC_ISR_INITS                        ((uint32_t)0x00000010)
5323 #define RTC_ISR_SHPF                         ((uint32_t)0x00000008)
5324 #define RTC_ISR_WUTWF                        ((uint32_t)0x00000004)
5325 #define RTC_ISR_ALRBWF                       ((uint32_t)0x00000002)
5326 #define RTC_ISR_ALRAWF                       ((uint32_t)0x00000001)
5327
5328 /********************  Bits definition for RTC_PRER register  *****************/
5329 #define RTC_PRER_PREDIV_A                    ((uint32_t)0x007F0000)
5330 #define RTC_PRER_PREDIV_S                    ((uint32_t)0x00001FFF)
5331
5332 /********************  Bits definition for RTC_WUTR register  *****************/
5333 #define RTC_WUTR_WUT                         ((uint32_t)0x0000FFFF)
5334
5335 /********************  Bits definition for RTC_CALIBR register  ***************/
5336 #define RTC_CALIBR_DCS                       ((uint32_t)0x00000080)
5337 #define RTC_CALIBR_DC                        ((uint32_t)0x0000001F)
5338
5339 /********************  Bits definition for RTC_ALRMAR register  ***************/
5340 #define RTC_ALRMAR_MSK4                      ((uint32_t)0x80000000)
5341 #define RTC_ALRMAR_WDSEL                     ((uint32_t)0x40000000)
5342 #define RTC_ALRMAR_DT                        ((uint32_t)0x30000000)
5343 #define RTC_ALRMAR_DT_0                      ((uint32_t)0x10000000)
5344 #define RTC_ALRMAR_DT_1                      ((uint32_t)0x20000000)
5345 #define RTC_ALRMAR_DU                        ((uint32_t)0x0F000000)
5346 #define RTC_ALRMAR_DU_0                      ((uint32_t)0x01000000)
5347 #define RTC_ALRMAR_DU_1                      ((uint32_t)0x02000000)
5348 #define RTC_ALRMAR_DU_2                      ((uint32_t)0x04000000)
5349 #define RTC_ALRMAR_DU_3                      ((uint32_t)0x08000000)
5350 #define RTC_ALRMAR_MSK3                      ((uint32_t)0x00800000)
5351 #define RTC_ALRMAR_PM                        ((uint32_t)0x00400000)
5352 #define RTC_ALRMAR_HT                        ((uint32_t)0x00300000)
5353 #define RTC_ALRMAR_HT_0                      ((uint32_t)0x00100000)
5354 #define RTC_ALRMAR_HT_1                      ((uint32_t)0x00200000)
5355 #define RTC_ALRMAR_HU                        ((uint32_t)0x000F0000)
5356 #define RTC_ALRMAR_HU_0                      ((uint32_t)0x00010000)
5357 #define RTC_ALRMAR_HU_1                      ((uint32_t)0x00020000)
5358 #define RTC_ALRMAR_HU_2                      ((uint32_t)0x00040000)
5359 #define RTC_ALRMAR_HU_3                      ((uint32_t)0x00080000)
5360 #define RTC_ALRMAR_MSK2                      ((uint32_t)0x00008000)
5361 #define RTC_ALRMAR_MNT                       ((uint32_t)0x00007000)
5362 #define RTC_ALRMAR_MNT_0                     ((uint32_t)0x00001000)
5363 #define RTC_ALRMAR_MNT_1                     ((uint32_t)0x00002000)
5364 #define RTC_ALRMAR_MNT_2                     ((uint32_t)0x00004000)
5365 #define RTC_ALRMAR_MNU                       ((uint32_t)0x00000F00)
5366 #define RTC_ALRMAR_MNU_0                     ((uint32_t)0x00000100)
5367 #define RTC_ALRMAR_MNU_1                     ((uint32_t)0x00000200)
5368 #define RTC_ALRMAR_MNU_2                     ((uint32_t)0x00000400)
5369 #define RTC_ALRMAR_MNU_3                     ((uint32_t)0x00000800)
5370 #define RTC_ALRMAR_MSK1                      ((uint32_t)0x00000080)
5371 #define RTC_ALRMAR_ST                        ((uint32_t)0x00000070)
5372 #define RTC_ALRMAR_ST_0                      ((uint32_t)0x00000010)
5373 #define RTC_ALRMAR_ST_1                      ((uint32_t)0x00000020)
5374 #define RTC_ALRMAR_ST_2                      ((uint32_t)0x00000040)
5375 #define RTC_ALRMAR_SU                        ((uint32_t)0x0000000F)
5376 #define RTC_ALRMAR_SU_0                      ((uint32_t)0x00000001)
5377 #define RTC_ALRMAR_SU_1                      ((uint32_t)0x00000002)
5378 #define RTC_ALRMAR_SU_2                      ((uint32_t)0x00000004)
5379 #define RTC_ALRMAR_SU_3                      ((uint32_t)0x00000008)
5380
5381 /********************  Bits definition for RTC_ALRMBR register  ***************/
5382 #define RTC_ALRMBR_MSK4                      ((uint32_t)0x80000000)
5383 #define RTC_ALRMBR_WDSEL                     ((uint32_t)0x40000000)
5384 #define RTC_ALRMBR_DT                        ((uint32_t)0x30000000)
5385 #define RTC_ALRMBR_DT_0                      ((uint32_t)0x10000000)
5386 #define RTC_ALRMBR_DT_1                      ((uint32_t)0x20000000)
5387 #define RTC_ALRMBR_DU                        ((uint32_t)0x0F000000)
5388 #define RTC_ALRMBR_DU_0                      ((uint32_t)0x01000000)
5389 #define RTC_ALRMBR_DU_1                      ((uint32_t)0x02000000)
5390 #define RTC_ALRMBR_DU_2                      ((uint32_t)0x04000000)
5391 #define RTC_ALRMBR_DU_3                      ((uint32_t)0x08000000)
5392 #define RTC_ALRMBR_MSK3                      ((uint32_t)0x00800000)
5393 #define RTC_ALRMBR_PM                        ((uint32_t)0x00400000)
5394 #define RTC_ALRMBR_HT                        ((uint32_t)0x00300000)
5395 #define RTC_ALRMBR_HT_0                      ((uint32_t)0x00100000)
5396 #define RTC_ALRMBR_HT_1                      ((uint32_t)0x00200000)
5397 #define RTC_ALRMBR_HU                        ((uint32_t)0x000F0000)
5398 #define RTC_ALRMBR_HU_0                      ((uint32_t)0x00010000)
5399 #define RTC_ALRMBR_HU_1                      ((uint32_t)0x00020000)
5400 #define RTC_ALRMBR_HU_2                      ((uint32_t)0x00040000)
5401 #define RTC_ALRMBR_HU_3                      ((uint32_t)0x00080000)
5402 #define RTC_ALRMBR_MSK2                      ((uint32_t)0x00008000)
5403 #define RTC_ALRMBR_MNT                       ((uint32_t)0x00007000)
5404 #define RTC_ALRMBR_MNT_0                     ((uint32_t)0x00001000)
5405 #define RTC_ALRMBR_MNT_1                     ((uint32_t)0x00002000)
5406 #define RTC_ALRMBR_MNT_2                     ((uint32_t)0x00004000)
5407 #define RTC_ALRMBR_MNU                       ((uint32_t)0x00000F00)
5408 #define RTC_ALRMBR_MNU_0                     ((uint32_t)0x00000100)
5409 #define RTC_ALRMBR_MNU_1                     ((uint32_t)0x00000200)
5410 #define RTC_ALRMBR_MNU_2                     ((uint32_t)0x00000400)
5411 #define RTC_ALRMBR_MNU_3                     ((uint32_t)0x00000800)
5412 #define RTC_ALRMBR_MSK1                      ((uint32_t)0x00000080)
5413 #define RTC_ALRMBR_ST                        ((uint32_t)0x00000070)
5414 #define RTC_ALRMBR_ST_0                      ((uint32_t)0x00000010)
5415 #define RTC_ALRMBR_ST_1                      ((uint32_t)0x00000020)
5416 #define RTC_ALRMBR_ST_2                      ((uint32_t)0x00000040)
5417 #define RTC_ALRMBR_SU                        ((uint32_t)0x0000000F)
5418 #define RTC_ALRMBR_SU_0                      ((uint32_t)0x00000001)
5419 #define RTC_ALRMBR_SU_1                      ((uint32_t)0x00000002)
5420 #define RTC_ALRMBR_SU_2                      ((uint32_t)0x00000004)
5421 #define RTC_ALRMBR_SU_3                      ((uint32_t)0x00000008)
5422
5423 /********************  Bits definition for RTC_WPR register  ******************/
5424 #define RTC_WPR_KEY                          ((uint32_t)0x000000FF)
5425
5426 /********************  Bits definition for RTC_SSR register  ******************/
5427 #define RTC_SSR_SS                           ((uint32_t)0x0000FFFF)
5428
5429 /********************  Bits definition for RTC_SHIFTR register  ***************/
5430 #define RTC_SHIFTR_SUBFS                     ((uint32_t)0x00007FFF)
5431 #define RTC_SHIFTR_ADD1S                     ((uint32_t)0x80000000)
5432
5433 /********************  Bits definition for RTC_TSTR register  *****************/
5434 #define RTC_TSTR_PM                          ((uint32_t)0x00400000)
5435 #define RTC_TSTR_HT                          ((uint32_t)0x00300000)
5436 #define RTC_TSTR_HT_0                        ((uint32_t)0x00100000)
5437 #define RTC_TSTR_HT_1                        ((uint32_t)0x00200000)
5438 #define RTC_TSTR_HU                          ((uint32_t)0x000F0000)
5439 #define RTC_TSTR_HU_0                        ((uint32_t)0x00010000)
5440 #define RTC_TSTR_HU_1                        ((uint32_t)0x00020000)
5441 #define RTC_TSTR_HU_2                        ((uint32_t)0x00040000)
5442 #define RTC_TSTR_HU_3                        ((uint32_t)0x00080000)
5443 #define RTC_TSTR_MNT                         ((uint32_t)0x00007000)
5444 #define RTC_TSTR_MNT_0                       ((uint32_t)0x00001000)
5445 #define RTC_TSTR_MNT_1                       ((uint32_t)0x00002000)
5446 #define RTC_TSTR_MNT_2                       ((uint32_t)0x00004000)
5447 #define RTC_TSTR_MNU                         ((uint32_t)0x00000F00)
5448 #define RTC_TSTR_MNU_0                       ((uint32_t)0x00000100)
5449 #define RTC_TSTR_MNU_1                       ((uint32_t)0x00000200)
5450 #define RTC_TSTR_MNU_2                       ((uint32_t)0x00000400)
5451 #define RTC_TSTR_MNU_3                       ((uint32_t)0x00000800)
5452 #define RTC_TSTR_ST                          ((uint32_t)0x00000070)
5453 #define RTC_TSTR_ST_0                        ((uint32_t)0x00000010)
5454 #define RTC_TSTR_ST_1                        ((uint32_t)0x00000020)
5455 #define RTC_TSTR_ST_2                        ((uint32_t)0x00000040)
5456 #define RTC_TSTR_SU                          ((uint32_t)0x0000000F)
5457 #define RTC_TSTR_SU_0                        ((uint32_t)0x00000001)
5458 #define RTC_TSTR_SU_1                        ((uint32_t)0x00000002)
5459 #define RTC_TSTR_SU_2                        ((uint32_t)0x00000004)
5460 #define RTC_TSTR_SU_3                        ((uint32_t)0x00000008)
5461
5462 /********************  Bits definition for RTC_TSDR register  *****************/
5463 #define RTC_TSDR_WDU                         ((uint32_t)0x0000E000)
5464 #define RTC_TSDR_WDU_0                       ((uint32_t)0x00002000)
5465 #define RTC_TSDR_WDU_1                       ((uint32_t)0x00004000)
5466 #define RTC_TSDR_WDU_2                       ((uint32_t)0x00008000)
5467 #define RTC_TSDR_MT                          ((uint32_t)0x00001000)
5468 #define RTC_TSDR_MU                          ((uint32_t)0x00000F00)
5469 #define RTC_TSDR_MU_0                        ((uint32_t)0x00000100)
5470 #define RTC_TSDR_MU_1                        ((uint32_t)0x00000200)
5471 #define RTC_TSDR_MU_2                        ((uint32_t)0x00000400)
5472 #define RTC_TSDR_MU_3                        ((uint32_t)0x00000800)
5473 #define RTC_TSDR_DT                          ((uint32_t)0x00000030)
5474 #define RTC_TSDR_DT_0                        ((uint32_t)0x00000010)
5475 #define RTC_TSDR_DT_1                        ((uint32_t)0x00000020)
5476 #define RTC_TSDR_DU                          ((uint32_t)0x0000000F)
5477 #define RTC_TSDR_DU_0                        ((uint32_t)0x00000001)
5478 #define RTC_TSDR_DU_1                        ((uint32_t)0x00000002)
5479 #define RTC_TSDR_DU_2                        ((uint32_t)0x00000004)
5480 #define RTC_TSDR_DU_3                        ((uint32_t)0x00000008)
5481
5482 /********************  Bits definition for RTC_TSSSR register  ****************/
5483 #define RTC_TSSSR_SS                         ((uint32_t)0x0000FFFF)
5484
5485 /********************  Bits definition for RTC_CAL register  *****************/
5486 #define RTC_CALR_CALP                        ((uint32_t)0x00008000)
5487 #define RTC_CALR_CALW8                       ((uint32_t)0x00004000)
5488 #define RTC_CALR_CALW16                      ((uint32_t)0x00002000)
5489 #define RTC_CALR_CALM                        ((uint32_t)0x000001FF)
5490 #define RTC_CALR_CALM_0                      ((uint32_t)0x00000001)
5491 #define RTC_CALR_CALM_1                      ((uint32_t)0x00000002)
5492 #define RTC_CALR_CALM_2                      ((uint32_t)0x00000004)
5493 #define RTC_CALR_CALM_3                      ((uint32_t)0x00000008)
5494 #define RTC_CALR_CALM_4                      ((uint32_t)0x00000010)
5495 #define RTC_CALR_CALM_5                      ((uint32_t)0x00000020)
5496 #define RTC_CALR_CALM_6                      ((uint32_t)0x00000040)
5497 #define RTC_CALR_CALM_7                      ((uint32_t)0x00000080)
5498 #define RTC_CALR_CALM_8                      ((uint32_t)0x00000100)
5499
5500 /********************  Bits definition for RTC_TAFCR register  ****************/
5501 #define RTC_TAFCR_ALARMOUTTYPE               ((uint32_t)0x00040000)
5502 #define RTC_TAFCR_TSINSEL                    ((uint32_t)0x00020000)
5503 #define RTC_TAFCR_TAMPINSEL                  ((uint32_t)0x00010000)
5504 #define RTC_TAFCR_TAMPPUDIS                  ((uint32_t)0x00008000)
5505 #define RTC_TAFCR_TAMPPRCH                   ((uint32_t)0x00006000)
5506 #define RTC_TAFCR_TAMPPRCH_0                 ((uint32_t)0x00002000)
5507 #define RTC_TAFCR_TAMPPRCH_1                 ((uint32_t)0x00004000)
5508 #define RTC_TAFCR_TAMPFLT                    ((uint32_t)0x00001800)
5509 #define RTC_TAFCR_TAMPFLT_0                  ((uint32_t)0x00000800)
5510 #define RTC_TAFCR_TAMPFLT_1                  ((uint32_t)0x00001000)
5511 #define RTC_TAFCR_TAMPFREQ                   ((uint32_t)0x00000700)
5512 #define RTC_TAFCR_TAMPFREQ_0                 ((uint32_t)0x00000100)
5513 #define RTC_TAFCR_TAMPFREQ_1                 ((uint32_t)0x00000200)
5514 #define RTC_TAFCR_TAMPFREQ_2                 ((uint32_t)0x00000400)
5515 #define RTC_TAFCR_TAMPTS                     ((uint32_t)0x00000080)
5516 #define RTC_TAFCR_TAMPIE                     ((uint32_t)0x00000004)
5517 #define RTC_TAFCR_TAMP1TRG                   ((uint32_t)0x00000002)
5518 #define RTC_TAFCR_TAMP1E                     ((uint32_t)0x00000001)
5519
5520 /********************  Bits definition for RTC_ALRMASSR register  *************/
5521 #define RTC_ALRMASSR_MASKSS                  ((uint32_t)0x0F000000)
5522 #define RTC_ALRMASSR_MASKSS_0                ((uint32_t)0x01000000)
5523 #define RTC_ALRMASSR_MASKSS_1                ((uint32_t)0x02000000)
5524 #define RTC_ALRMASSR_MASKSS_2                ((uint32_t)0x04000000)
5525 #define RTC_ALRMASSR_MASKSS_3                ((uint32_t)0x08000000)
5526 #define RTC_ALRMASSR_SS                      ((uint32_t)0x00007FFF)
5527
5528 /********************  Bits definition for RTC_ALRMBSSR register  *************/
5529 #define RTC_ALRMBSSR_MASKSS                  ((uint32_t)0x0F000000)
5530 #define RTC_ALRMBSSR_MASKSS_0                ((uint32_t)0x01000000)
5531 #define RTC_ALRMBSSR_MASKSS_1                ((uint32_t)0x02000000)
5532 #define RTC_ALRMBSSR_MASKSS_2                ((uint32_t)0x04000000)
5533 #define RTC_ALRMBSSR_MASKSS_3                ((uint32_t)0x08000000)
5534 #define RTC_ALRMBSSR_SS                      ((uint32_t)0x00007FFF)
5535
5536 /********************  Bits definition for RTC_BKP0R register  ****************/
5537 #define RTC_BKP0R                            ((uint32_t)0xFFFFFFFF)
5538
5539 /********************  Bits definition for RTC_BKP1R register  ****************/
5540 #define RTC_BKP1R                            ((uint32_t)0xFFFFFFFF)
5541
5542 /********************  Bits definition for RTC_BKP2R register  ****************/
5543 #define RTC_BKP2R                            ((uint32_t)0xFFFFFFFF)
5544
5545 /********************  Bits definition for RTC_BKP3R register  ****************/
5546 #define RTC_BKP3R                            ((uint32_t)0xFFFFFFFF)
5547
5548 /********************  Bits definition for RTC_BKP4R register  ****************/
5549 #define RTC_BKP4R                            ((uint32_t)0xFFFFFFFF)
5550
5551 /********************  Bits definition for RTC_BKP5R register  ****************/
5552 #define RTC_BKP5R                            ((uint32_t)0xFFFFFFFF)
5553
5554 /********************  Bits definition for RTC_BKP6R register  ****************/
5555 #define RTC_BKP6R                            ((uint32_t)0xFFFFFFFF)
5556
5557 /********************  Bits definition for RTC_BKP7R register  ****************/
5558 #define RTC_BKP7R                            ((uint32_t)0xFFFFFFFF)
5559
5560 /********************  Bits definition for RTC_BKP8R register  ****************/
5561 #define RTC_BKP8R                            ((uint32_t)0xFFFFFFFF)
5562
5563 /********************  Bits definition for RTC_BKP9R register  ****************/
5564 #define RTC_BKP9R                            ((uint32_t)0xFFFFFFFF)
5565
5566 /********************  Bits definition for RTC_BKP10R register  ***************/
5567 #define RTC_BKP10R                           ((uint32_t)0xFFFFFFFF)
5568
5569 /********************  Bits definition for RTC_BKP11R register  ***************/
5570 #define RTC_BKP11R                           ((uint32_t)0xFFFFFFFF)
5571
5572 /********************  Bits definition for RTC_BKP12R register  ***************/
5573 #define RTC_BKP12R                           ((uint32_t)0xFFFFFFFF)
5574
5575 /********************  Bits definition for RTC_BKP13R register  ***************/
5576 #define RTC_BKP13R                           ((uint32_t)0xFFFFFFFF)
5577
5578 /********************  Bits definition for RTC_BKP14R register  ***************/
5579 #define RTC_BKP14R                           ((uint32_t)0xFFFFFFFF)
5580
5581 /********************  Bits definition for RTC_BKP15R register  ***************/
5582 #define RTC_BKP15R                           ((uint32_t)0xFFFFFFFF)
5583
5584 /********************  Bits definition for RTC_BKP16R register  ***************/
5585 #define RTC_BKP16R                           ((uint32_t)0xFFFFFFFF)
5586
5587 /********************  Bits definition for RTC_BKP17R register  ***************/
5588 #define RTC_BKP17R                           ((uint32_t)0xFFFFFFFF)
5589
5590 /********************  Bits definition for RTC_BKP18R register  ***************/
5591 #define RTC_BKP18R                           ((uint32_t)0xFFFFFFFF)
5592
5593 /********************  Bits definition for RTC_BKP19R register  ***************/
5594 #define RTC_BKP19R                           ((uint32_t)0xFFFFFFFF)
5595
5596 /******************************************************************************/
5597 /*                                                                            */
5598 /*                          SD host Interface                                 */
5599 /*                                                                            */
5600 /******************************************************************************/
5601 /******************  Bit definition for SDIO_POWER register  ******************/
5602 #define  SDIO_POWER_PWRCTRL                  ((uint8_t)0x03)               /*!<PWRCTRL[1:0] bits (Power supply control bits) */
5603 #define  SDIO_POWER_PWRCTRL_0                ((uint8_t)0x01)               /*!<Bit 0 */
5604 #define  SDIO_POWER_PWRCTRL_1                ((uint8_t)0x02)               /*!<Bit 1 */
5605
5606 /******************  Bit definition for SDIO_CLKCR register  ******************/
5607 #define  SDIO_CLKCR_CLKDIV                   ((uint16_t)0x00FF)            /*!<Clock divide factor */
5608 #define  SDIO_CLKCR_CLKEN                    ((uint16_t)0x0100)            /*!<Clock enable bit */
5609 #define  SDIO_CLKCR_PWRSAV                   ((uint16_t)0x0200)            /*!<Power saving configuration bit */
5610 #define  SDIO_CLKCR_BYPASS                   ((uint16_t)0x0400)            /*!<Clock divider bypass enable bit */
5611
5612 #define  SDIO_CLKCR_WIDBUS                   ((uint16_t)0x1800)            /*!<WIDBUS[1:0] bits (Wide bus mode enable bit) */
5613 #define  SDIO_CLKCR_WIDBUS_0                 ((uint16_t)0x0800)            /*!<Bit 0 */
5614 #define  SDIO_CLKCR_WIDBUS_1                 ((uint16_t)0x1000)            /*!<Bit 1 */
5615
5616 #define  SDIO_CLKCR_NEGEDGE                  ((uint16_t)0x2000)            /*!<SDIO_CK dephasing selection bit */
5617 #define  SDIO_CLKCR_HWFC_EN                  ((uint16_t)0x4000)            /*!<HW Flow Control enable */
5618
5619 /*******************  Bit definition for SDIO_ARG register  *******************/
5620 #define  SDIO_ARG_CMDARG                     ((uint32_t)0xFFFFFFFF)            /*!<Command argument */
5621
5622 /*******************  Bit definition for SDIO_CMD register  *******************/
5623 #define  SDIO_CMD_CMDINDEX                   ((uint16_t)0x003F)            /*!<Command Index */
5624
5625 #define  SDIO_CMD_WAITRESP                   ((uint16_t)0x00C0)            /*!<WAITRESP[1:0] bits (Wait for response bits) */
5626 #define  SDIO_CMD_WAITRESP_0                 ((uint16_t)0x0040)            /*!< Bit 0 */
5627 #define  SDIO_CMD_WAITRESP_1                 ((uint16_t)0x0080)            /*!< Bit 1 */
5628
5629 #define  SDIO_CMD_WAITINT                    ((uint16_t)0x0100)            /*!<CPSM Waits for Interrupt Request */
5630 #define  SDIO_CMD_WAITPEND                   ((uint16_t)0x0200)            /*!<CPSM Waits for ends of data transfer (CmdPend internal signal) */
5631 #define  SDIO_CMD_CPSMEN                     ((uint16_t)0x0400)            /*!<Command path state machine (CPSM) Enable bit */
5632 #define  SDIO_CMD_SDIOSUSPEND                ((uint16_t)0x0800)            /*!<SD I/O suspend command */
5633 #define  SDIO_CMD_ENCMDCOMPL                 ((uint16_t)0x1000)            /*!<Enable CMD completion */
5634 #define  SDIO_CMD_NIEN                       ((uint16_t)0x2000)            /*!<Not Interrupt Enable */
5635 #define  SDIO_CMD_CEATACMD                   ((uint16_t)0x4000)            /*!<CE-ATA command */
5636
5637 /*****************  Bit definition for SDIO_RESPCMD register  *****************/
5638 #define  SDIO_RESPCMD_RESPCMD                ((uint8_t)0x3F)               /*!<Response command index */
5639
5640 /******************  Bit definition for SDIO_RESP0 register  ******************/
5641 #define  SDIO_RESP0_CARDSTATUS0              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
5642
5643 /******************  Bit definition for SDIO_RESP1 register  ******************/
5644 #define  SDIO_RESP1_CARDSTATUS1              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
5645
5646 /******************  Bit definition for SDIO_RESP2 register  ******************/
5647 #define  SDIO_RESP2_CARDSTATUS2              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
5648
5649 /******************  Bit definition for SDIO_RESP3 register  ******************/
5650 #define  SDIO_RESP3_CARDSTATUS3              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
5651
5652 /******************  Bit definition for SDIO_RESP4 register  ******************/
5653 #define  SDIO_RESP4_CARDSTATUS4              ((uint32_t)0xFFFFFFFF)        /*!<Card Status */
5654
5655 /******************  Bit definition for SDIO_DTIMER register  *****************/
5656 #define  SDIO_DTIMER_DATATIME                ((uint32_t)0xFFFFFFFF)        /*!<Data timeout period. */
5657
5658 /******************  Bit definition for SDIO_DLEN register  *******************/
5659 #define  SDIO_DLEN_DATALENGTH                ((uint32_t)0x01FFFFFF)        /*!<Data length value */
5660
5661 /******************  Bit definition for SDIO_DCTRL register  ******************/
5662 #define  SDIO_DCTRL_DTEN                     ((uint16_t)0x0001)            /*!<Data transfer enabled bit */
5663 #define  SDIO_DCTRL_DTDIR                    ((uint16_t)0x0002)            /*!<Data transfer direction selection */
5664 #define  SDIO_DCTRL_DTMODE                   ((uint16_t)0x0004)            /*!<Data transfer mode selection */
5665 #define  SDIO_DCTRL_DMAEN                    ((uint16_t)0x0008)            /*!<DMA enabled bit */
5666
5667 #define  SDIO_DCTRL_DBLOCKSIZE               ((uint16_t)0x00F0)            /*!<DBLOCKSIZE[3:0] bits (Data block size) */
5668 #define  SDIO_DCTRL_DBLOCKSIZE_0             ((uint16_t)0x0010)            /*!<Bit 0 */
5669 #define  SDIO_DCTRL_DBLOCKSIZE_1             ((uint16_t)0x0020)            /*!<Bit 1 */
5670 #define  SDIO_DCTRL_DBLOCKSIZE_2             ((uint16_t)0x0040)            /*!<Bit 2 */
5671 #define  SDIO_DCTRL_DBLOCKSIZE_3             ((uint16_t)0x0080)            /*!<Bit 3 */
5672
5673 #define  SDIO_DCTRL_RWSTART                  ((uint16_t)0x0100)            /*!<Read wait start */
5674 #define  SDIO_DCTRL_RWSTOP                   ((uint16_t)0x0200)            /*!<Read wait stop */
5675 #define  SDIO_DCTRL_RWMOD                    ((uint16_t)0x0400)            /*!<Read wait mode */
5676 #define  SDIO_DCTRL_SDIOEN                   ((uint16_t)0x0800)            /*!<SD I/O enable functions */
5677
5678 /******************  Bit definition for SDIO_DCOUNT register  *****************/
5679 #define  SDIO_DCOUNT_DATACOUNT               ((uint32_t)0x01FFFFFF)        /*!<Data count value */
5680
5681 /******************  Bit definition for SDIO_STA register  ********************/
5682 #define  SDIO_STA_CCRCFAIL                   ((uint32_t)0x00000001)        /*!<Command response received (CRC check failed) */
5683 #define  SDIO_STA_DCRCFAIL                   ((uint32_t)0x00000002)        /*!<Data block sent/received (CRC check failed) */
5684 #define  SDIO_STA_CTIMEOUT                   ((uint32_t)0x00000004)        /*!<Command response timeout */
5685 #define  SDIO_STA_DTIMEOUT                   ((uint32_t)0x00000008)        /*!<Data timeout */
5686 #define  SDIO_STA_TXUNDERR                   ((uint32_t)0x00000010)        /*!<Transmit FIFO underrun error */
5687 #define  SDIO_STA_RXOVERR                    ((uint32_t)0x00000020)        /*!<Received FIFO overrun error */
5688 #define  SDIO_STA_CMDREND                    ((uint32_t)0x00000040)        /*!<Command response received (CRC check passed) */
5689 #define  SDIO_STA_CMDSENT                    ((uint32_t)0x00000080)        /*!<Command sent (no response required) */
5690 #define  SDIO_STA_DATAEND                    ((uint32_t)0x00000100)        /*!<Data end (data counter, SDIDCOUNT, is zero) */
5691 #define  SDIO_STA_STBITERR                   ((uint32_t)0x00000200)        /*!<Start bit not detected on all data signals in wide bus mode */
5692 #define  SDIO_STA_DBCKEND                    ((uint32_t)0x00000400)        /*!<Data block sent/received (CRC check passed) */
5693 #define  SDIO_STA_CMDACT                     ((uint32_t)0x00000800)        /*!<Command transfer in progress */
5694 #define  SDIO_STA_TXACT                      ((uint32_t)0x00001000)        /*!<Data transmit in progress */
5695 #define  SDIO_STA_RXACT                      ((uint32_t)0x00002000)        /*!<Data receive in progress */
5696 #define  SDIO_STA_TXFIFOHE                   ((uint32_t)0x00004000)        /*!<Transmit FIFO Half Empty: at least 8 words can be written into the FIFO */
5697 #define  SDIO_STA_RXFIFOHF                   ((uint32_t)0x00008000)        /*!<Receive FIFO Half Full: there are at least 8 words in the FIFO */
5698 #define  SDIO_STA_TXFIFOF                    ((uint32_t)0x00010000)        /*!<Transmit FIFO full */
5699 #define  SDIO_STA_RXFIFOF                    ((uint32_t)0x00020000)        /*!<Receive FIFO full */
5700 #define  SDIO_STA_TXFIFOE                    ((uint32_t)0x00040000)        /*!<Transmit FIFO empty */
5701 #define  SDIO_STA_RXFIFOE                    ((uint32_t)0x00080000)        /*!<Receive FIFO empty */
5702 #define  SDIO_STA_TXDAVL                     ((uint32_t)0x00100000)        /*!<Data available in transmit FIFO */
5703 #define  SDIO_STA_RXDAVL                     ((uint32_t)0x00200000)        /*!<Data available in receive FIFO */
5704 #define  SDIO_STA_SDIOIT                     ((uint32_t)0x00400000)        /*!<SDIO interrupt received */
5705 #define  SDIO_STA_CEATAEND                   ((uint32_t)0x00800000)        /*!<CE-ATA command completion signal received for CMD61 */
5706
5707 /*******************  Bit definition for SDIO_ICR register  *******************/
5708 #define  SDIO_ICR_CCRCFAILC                  ((uint32_t)0x00000001)        /*!<CCRCFAIL flag clear bit */
5709 #define  SDIO_ICR_DCRCFAILC                  ((uint32_t)0x00000002)        /*!<DCRCFAIL flag clear bit */
5710 #define  SDIO_ICR_CTIMEOUTC                  ((uint32_t)0x00000004)        /*!<CTIMEOUT flag clear bit */
5711 #define  SDIO_ICR_DTIMEOUTC                  ((uint32_t)0x00000008)        /*!<DTIMEOUT flag clear bit */
5712 #define  SDIO_ICR_TXUNDERRC                  ((uint32_t)0x00000010)        /*!<TXUNDERR flag clear bit */
5713 #define  SDIO_ICR_RXOVERRC                   ((uint32_t)0x00000020)        /*!<RXOVERR flag clear bit */
5714 #define  SDIO_ICR_CMDRENDC                   ((uint32_t)0x00000040)        /*!<CMDREND flag clear bit */
5715 #define  SDIO_ICR_CMDSENTC                   ((uint32_t)0x00000080)        /*!<CMDSENT flag clear bit */
5716 #define  SDIO_ICR_DATAENDC                   ((uint32_t)0x00000100)        /*!<DATAEND flag clear bit */
5717 #define  SDIO_ICR_STBITERRC                  ((uint32_t)0x00000200)        /*!<STBITERR flag clear bit */
5718 #define  SDIO_ICR_DBCKENDC                   ((uint32_t)0x00000400)        /*!<DBCKEND flag clear bit */
5719 #define  SDIO_ICR_SDIOITC                    ((uint32_t)0x00400000)        /*!<SDIOIT flag clear bit */
5720 #define  SDIO_ICR_CEATAENDC                  ((uint32_t)0x00800000)        /*!<CEATAEND flag clear bit */
5721
5722 /******************  Bit definition for SDIO_MASK register  *******************/
5723 #define  SDIO_MASK_CCRCFAILIE                ((uint32_t)0x00000001)        /*!<Command CRC Fail Interrupt Enable */
5724 #define  SDIO_MASK_DCRCFAILIE                ((uint32_t)0x00000002)        /*!<Data CRC Fail Interrupt Enable */
5725 #define  SDIO_MASK_CTIMEOUTIE                ((uint32_t)0x00000004)        /*!<Command TimeOut Interrupt Enable */
5726 #define  SDIO_MASK_DTIMEOUTIE                ((uint32_t)0x00000008)        /*!<Data TimeOut Interrupt Enable */
5727 #define  SDIO_MASK_TXUNDERRIE                ((uint32_t)0x00000010)        /*!<Tx FIFO UnderRun Error Interrupt Enable */
5728 #define  SDIO_MASK_RXOVERRIE                 ((uint32_t)0x00000020)        /*!<Rx FIFO OverRun Error Interrupt Enable */
5729 #define  SDIO_MASK_CMDRENDIE                 ((uint32_t)0x00000040)        /*!<Command Response Received Interrupt Enable */
5730 #define  SDIO_MASK_CMDSENTIE                 ((uint32_t)0x00000080)        /*!<Command Sent Interrupt Enable */
5731 #define  SDIO_MASK_DATAENDIE                 ((uint32_t)0x00000100)        /*!<Data End Interrupt Enable */
5732 #define  SDIO_MASK_STBITERRIE                ((uint32_t)0x00000200)        /*!<Start Bit Error Interrupt Enable */
5733 #define  SDIO_MASK_DBCKENDIE                 ((uint32_t)0x00000400)        /*!<Data Block End Interrupt Enable */
5734 #define  SDIO_MASK_CMDACTIE                  ((uint32_t)0x00000800)        /*!<CCommand Acting Interrupt Enable */
5735 #define  SDIO_MASK_TXACTIE                   ((uint32_t)0x00001000)        /*!<Data Transmit Acting Interrupt Enable */
5736 #define  SDIO_MASK_RXACTIE                   ((uint32_t)0x00002000)        /*!<Data receive acting interrupt enabled */
5737 #define  SDIO_MASK_TXFIFOHEIE                ((uint32_t)0x00004000)        /*!<Tx FIFO Half Empty interrupt Enable */
5738 #define  SDIO_MASK_RXFIFOHFIE                ((uint32_t)0x00008000)        /*!<Rx FIFO Half Full interrupt Enable */
5739 #define  SDIO_MASK_TXFIFOFIE                 ((uint32_t)0x00010000)        /*!<Tx FIFO Full interrupt Enable */
5740 #define  SDIO_MASK_RXFIFOFIE                 ((uint32_t)0x00020000)        /*!<Rx FIFO Full interrupt Enable */
5741 #define  SDIO_MASK_TXFIFOEIE                 ((uint32_t)0x00040000)        /*!<Tx FIFO Empty interrupt Enable */
5742 #define  SDIO_MASK_RXFIFOEIE                 ((uint32_t)0x00080000)        /*!<Rx FIFO Empty interrupt Enable */
5743 #define  SDIO_MASK_TXDAVLIE                  ((uint32_t)0x00100000)        /*!<Data available in Tx FIFO interrupt Enable */
5744 #define  SDIO_MASK_RXDAVLIE                  ((uint32_t)0x00200000)        /*!<Data available in Rx FIFO interrupt Enable */
5745 #define  SDIO_MASK_SDIOITIE                  ((uint32_t)0x00400000)        /*!<SDIO Mode Interrupt Received interrupt Enable */
5746 #define  SDIO_MASK_CEATAENDIE                ((uint32_t)0x00800000)        /*!<CE-ATA command completion signal received Interrupt Enable */
5747
5748 /*****************  Bit definition for SDIO_FIFOCNT register  *****************/
5749 #define  SDIO_FIFOCNT_FIFOCOUNT              ((uint32_t)0x00FFFFFF)        /*!<Remaining number of words to be written to or read from the FIFO */
5750
5751 /******************  Bit definition for SDIO_FIFO register  *******************/
5752 #define  SDIO_FIFO_FIFODATA                  ((uint32_t)0xFFFFFFFF)        /*!<Receive and transmit FIFO data */
5753
5754 /******************************************************************************/
5755 /*                                                                            */
5756 /*                        Serial Peripheral Interface                         */
5757 /*                                                                            */
5758 /******************************************************************************/
5759 /*******************  Bit definition for SPI_CR1 register  ********************/
5760 #define  SPI_CR1_CPHA                        ((uint16_t)0x0001)            /*!<Clock Phase */
5761 #define  SPI_CR1_CPOL                        ((uint16_t)0x0002)            /*!<Clock Polarity */
5762 #define  SPI_CR1_MSTR                        ((uint16_t)0x0004)            /*!<Master Selection */
5763
5764 #define  SPI_CR1_BR                          ((uint16_t)0x0038)            /*!<BR[2:0] bits (Baud Rate Control) */
5765 #define  SPI_CR1_BR_0                        ((uint16_t)0x0008)            /*!<Bit 0 */
5766 #define  SPI_CR1_BR_1                        ((uint16_t)0x0010)            /*!<Bit 1 */
5767 #define  SPI_CR1_BR_2                        ((uint16_t)0x0020)            /*!<Bit 2 */
5768
5769 #define  SPI_CR1_SPE                         ((uint16_t)0x0040)            /*!<SPI Enable */
5770 #define  SPI_CR1_LSBFIRST                    ((uint16_t)0x0080)            /*!<Frame Format */
5771 #define  SPI_CR1_SSI                         ((uint16_t)0x0100)            /*!<Internal slave select */
5772 #define  SPI_CR1_SSM                         ((uint16_t)0x0200)            /*!<Software slave management */
5773 #define  SPI_CR1_RXONLY                      ((uint16_t)0x0400)            /*!<Receive only */
5774 #define  SPI_CR1_DFF                         ((uint16_t)0x0800)            /*!<Data Frame Format */
5775 #define  SPI_CR1_CRCNEXT                     ((uint16_t)0x1000)            /*!<Transmit CRC next */
5776 #define  SPI_CR1_CRCEN                       ((uint16_t)0x2000)            /*!<Hardware CRC calculation enable */
5777 #define  SPI_CR1_BIDIOE                      ((uint16_t)0x4000)            /*!<Output enable in bidirectional mode */
5778 #define  SPI_CR1_BIDIMODE                    ((uint16_t)0x8000)            /*!<Bidirectional data mode enable */
5779
5780 /*******************  Bit definition for SPI_CR2 register  ********************/
5781 #define  SPI_CR2_RXDMAEN                     ((uint8_t)0x01)               /*!<Rx Buffer DMA Enable */
5782 #define  SPI_CR2_TXDMAEN                     ((uint8_t)0x02)               /*!<Tx Buffer DMA Enable */
5783 #define  SPI_CR2_SSOE                        ((uint8_t)0x04)               /*!<SS Output Enable */
5784 #define  SPI_CR2_ERRIE                       ((uint8_t)0x20)               /*!<Error Interrupt Enable */
5785 #define  SPI_CR2_RXNEIE                      ((uint8_t)0x40)               /*!<RX buffer Not Empty Interrupt Enable */
5786 #define  SPI_CR2_TXEIE                       ((uint8_t)0x80)               /*!<Tx buffer Empty Interrupt Enable */
5787
5788 /********************  Bit definition for SPI_SR register  ********************/
5789 #define  SPI_SR_RXNE                         ((uint8_t)0x01)               /*!<Receive buffer Not Empty */
5790 #define  SPI_SR_TXE                          ((uint8_t)0x02)               /*!<Transmit buffer Empty */
5791 #define  SPI_SR_CHSIDE                       ((uint8_t)0x04)               /*!<Channel side */
5792 #define  SPI_SR_UDR                          ((uint8_t)0x08)               /*!<Underrun flag */
5793 #define  SPI_SR_CRCERR                       ((uint8_t)0x10)               /*!<CRC Error flag */
5794 #define  SPI_SR_MODF                         ((uint8_t)0x20)               /*!<Mode fault */
5795 #define  SPI_SR_OVR                          ((uint8_t)0x40)               /*!<Overrun flag */
5796 #define  SPI_SR_BSY                          ((uint8_t)0x80)               /*!<Busy flag */
5797
5798 /********************  Bit definition for SPI_DR register  ********************/
5799 #define  SPI_DR_DR                           ((uint16_t)0xFFFF)            /*!<Data Register */
5800
5801 /*******************  Bit definition for SPI_CRCPR register  ******************/
5802 #define  SPI_CRCPR_CRCPOLY                   ((uint16_t)0xFFFF)            /*!<CRC polynomial register */
5803
5804 /******************  Bit definition for SPI_RXCRCR register  ******************/
5805 #define  SPI_RXCRCR_RXCRC                    ((uint16_t)0xFFFF)            /*!<Rx CRC Register */
5806
5807 /******************  Bit definition for SPI_TXCRCR register  ******************/
5808 #define  SPI_TXCRCR_TXCRC                    ((uint16_t)0xFFFF)            /*!<Tx CRC Register */
5809
5810 /******************  Bit definition for SPI_I2SCFGR register  *****************/
5811 #define  SPI_I2SCFGR_CHLEN                   ((uint16_t)0x0001)            /*!<Channel length (number of bits per audio channel) */
5812
5813 #define  SPI_I2SCFGR_DATLEN                  ((uint16_t)0x0006)            /*!<DATLEN[1:0] bits (Data length to be transferred) */
5814 #define  SPI_I2SCFGR_DATLEN_0                ((uint16_t)0x0002)            /*!<Bit 0 */
5815 #define  SPI_I2SCFGR_DATLEN_1                ((uint16_t)0x0004)            /*!<Bit 1 */
5816
5817 #define  SPI_I2SCFGR_CKPOL                   ((uint16_t)0x0008)            /*!<steady state clock polarity */
5818
5819 #define  SPI_I2SCFGR_I2SSTD                  ((uint16_t)0x0030)            /*!<I2SSTD[1:0] bits (I2S standard selection) */
5820 #define  SPI_I2SCFGR_I2SSTD_0                ((uint16_t)0x0010)            /*!<Bit 0 */
5821 #define  SPI_I2SCFGR_I2SSTD_1                ((uint16_t)0x0020)            /*!<Bit 1 */
5822
5823 #define  SPI_I2SCFGR_PCMSYNC                 ((uint16_t)0x0080)            /*!<PCM frame synchronization */
5824
5825 #define  SPI_I2SCFGR_I2SCFG                  ((uint16_t)0x0300)            /*!<I2SCFG[1:0] bits (I2S configuration mode) */
5826 #define  SPI_I2SCFGR_I2SCFG_0                ((uint16_t)0x0100)            /*!<Bit 0 */
5827 #define  SPI_I2SCFGR_I2SCFG_1                ((uint16_t)0x0200)            /*!<Bit 1 */
5828
5829 #define  SPI_I2SCFGR_I2SE                    ((uint16_t)0x0400)            /*!<I2S Enable */
5830 #define  SPI_I2SCFGR_I2SMOD                  ((uint16_t)0x0800)            /*!<I2S mode selection */
5831
5832 /******************  Bit definition for SPI_I2SPR register  *******************/
5833 #define  SPI_I2SPR_I2SDIV                    ((uint16_t)0x00FF)            /*!<I2S Linear prescaler */
5834 #define  SPI_I2SPR_ODD                       ((uint16_t)0x0100)            /*!<Odd factor for the prescaler */
5835 #define  SPI_I2SPR_MCKOE                     ((uint16_t)0x0200)            /*!<Master Clock Output Enable */
5836
5837 /******************************************************************************/
5838 /*                                                                            */
5839 /*                                 SYSCFG                                     */
5840 /*                                                                            */
5841 /******************************************************************************/
5842 /******************  Bit definition for SYSCFG_MEMRMP register  ***************/
5843 #define SYSCFG_MEMRMP_MEM_MODE          ((uint32_t)0x00000003) /*!<SYSCFG_Memory Remap Config */
5844 #define SYSCFG_MEMRMP_MEM_MODE_0        ((uint32_t)0x00000001)
5845 #define SYSCFG_MEMRMP_MEM_MODE_1        ((uint32_t)0x00000002)
5846
5847 /******************  Bit definition for SYSCFG_PMC register  ******************/
5848 #define SYSCFG_PMC_MII_RMII_SEL         ((uint32_t)0x00800000) /*!<Ethernet PHY interface selection */
5849 /* Old MII_RMII_SEL bit definition, maintained for legacy purpose */
5850 #define SYSCFG_PMC_MII_RMII             SYSCFG_PMC_MII_RMII_SEL
5851
5852 /*****************  Bit definition for SYSCFG_EXTICR1 register  ***************/
5853 #define SYSCFG_EXTICR1_EXTI0            ((uint16_t)0x000F) /*!<EXTI 0 configuration */
5854 #define SYSCFG_EXTICR1_EXTI1            ((uint16_t)0x00F0) /*!<EXTI 1 configuration */
5855 #define SYSCFG_EXTICR1_EXTI2            ((uint16_t)0x0F00) /*!<EXTI 2 configuration */
5856 #define SYSCFG_EXTICR1_EXTI3            ((uint16_t)0xF000) /*!<EXTI 3 configuration */
5857 /**
5858   * @brief   EXTI0 configuration
5859   */
5860 #define SYSCFG_EXTICR1_EXTI0_PA         ((uint16_t)0x0000) /*!<PA[0] pin */
5861 #define SYSCFG_EXTICR1_EXTI0_PB         ((uint16_t)0x0001) /*!<PB[0] pin */
5862 #define SYSCFG_EXTICR1_EXTI0_PC         ((uint16_t)0x0002) /*!<PC[0] pin */
5863 #define SYSCFG_EXTICR1_EXTI0_PD         ((uint16_t)0x0003) /*!<PD[0] pin */
5864 #define SYSCFG_EXTICR1_EXTI0_PE         ((uint16_t)0x0004) /*!<PE[0] pin */
5865 #define SYSCFG_EXTICR1_EXTI0_PF         ((uint16_t)0x0005) /*!<PF[0] pin */
5866 #define SYSCFG_EXTICR1_EXTI0_PG         ((uint16_t)0x0006) /*!<PG[0] pin */
5867 #define SYSCFG_EXTICR1_EXTI0_PH         ((uint16_t)0x0007) /*!<PH[0] pin */
5868 #define SYSCFG_EXTICR1_EXTI0_PI         ((uint16_t)0x0008) /*!<PI[0] pin */
5869 /**
5870   * @brief   EXTI1 configuration
5871   */
5872 #define SYSCFG_EXTICR1_EXTI1_PA         ((uint16_t)0x0000) /*!<PA[1] pin */
5873 #define SYSCFG_EXTICR1_EXTI1_PB         ((uint16_t)0x0010) /*!<PB[1] pin */
5874 #define SYSCFG_EXTICR1_EXTI1_PC         ((uint16_t)0x0020) /*!<PC[1] pin */
5875 #define SYSCFG_EXTICR1_EXTI1_PD         ((uint16_t)0x0030) /*!<PD[1] pin */
5876 #define SYSCFG_EXTICR1_EXTI1_PE         ((uint16_t)0x0040) /*!<PE[1] pin */
5877 #define SYSCFG_EXTICR1_EXTI1_PF         ((uint16_t)0x0050) /*!<PF[1] pin */
5878 #define SYSCFG_EXTICR1_EXTI1_PG         ((uint16_t)0x0060) /*!<PG[1] pin */
5879 #define SYSCFG_EXTICR1_EXTI1_PH         ((uint16_t)0x0070) /*!<PH[1] pin */
5880 #define SYSCFG_EXTICR1_EXTI1_PI         ((uint16_t)0x0080) /*!<PI[1] pin */
5881 /**
5882   * @brief   EXTI2 configuration
5883   */
5884 #define SYSCFG_EXTICR1_EXTI2_PA         ((uint16_t)0x0000) /*!<PA[2] pin */
5885 #define SYSCFG_EXTICR1_EXTI2_PB         ((uint16_t)0x0100) /*!<PB[2] pin */
5886 #define SYSCFG_EXTICR1_EXTI2_PC         ((uint16_t)0x0200) /*!<PC[2] pin */
5887 #define SYSCFG_EXTICR1_EXTI2_PD         ((uint16_t)0x0300) /*!<PD[2] pin */
5888 #define SYSCFG_EXTICR1_EXTI2_PE         ((uint16_t)0x0400) /*!<PE[2] pin */
5889 #define SYSCFG_EXTICR1_EXTI2_PF         ((uint16_t)0x0500) /*!<PF[2] pin */
5890 #define SYSCFG_EXTICR1_EXTI2_PG         ((uint16_t)0x0600) /*!<PG[2] pin */
5891 #define SYSCFG_EXTICR1_EXTI2_PH         ((uint16_t)0x0700) /*!<PH[2] pin */
5892 #define SYSCFG_EXTICR1_EXTI2_PI         ((uint16_t)0x0800) /*!<PI[2] pin */
5893 /**
5894   * @brief   EXTI3 configuration
5895   */
5896 #define SYSCFG_EXTICR1_EXTI3_PA         ((uint16_t)0x0000) /*!<PA[3] pin */
5897 #define SYSCFG_EXTICR1_EXTI3_PB         ((uint16_t)0x1000) /*!<PB[3] pin */
5898 #define SYSCFG_EXTICR1_EXTI3_PC         ((uint16_t)0x2000) /*!<PC[3] pin */
5899 #define SYSCFG_EXTICR1_EXTI3_PD         ((uint16_t)0x3000) /*!<PD[3] pin */
5900 #define SYSCFG_EXTICR1_EXTI3_PE         ((uint16_t)0x4000) /*!<PE[3] pin */
5901 #define SYSCFG_EXTICR1_EXTI3_PF         ((uint16_t)0x5000) /*!<PF[3] pin */
5902 #define SYSCFG_EXTICR1_EXTI3_PG         ((uint16_t)0x6000) /*!<PG[3] pin */
5903 #define SYSCFG_EXTICR1_EXTI3_PH         ((uint16_t)0x7000) /*!<PH[3] pin */
5904 #define SYSCFG_EXTICR1_EXTI3_PI         ((uint16_t)0x8000) /*!<PI[3] pin */
5905
5906 /*****************  Bit definition for SYSCFG_EXTICR2 register  ***************/
5907 #define SYSCFG_EXTICR2_EXTI4            ((uint16_t)0x000F) /*!<EXTI 4 configuration */
5908 #define SYSCFG_EXTICR2_EXTI5            ((uint16_t)0x00F0) /*!<EXTI 5 configuration */
5909 #define SYSCFG_EXTICR2_EXTI6            ((uint16_t)0x0F00) /*!<EXTI 6 configuration */
5910 #define SYSCFG_EXTICR2_EXTI7            ((uint16_t)0xF000) /*!<EXTI 7 configuration */
5911 /**
5912   * @brief   EXTI4 configuration
5913   */
5914 #define SYSCFG_EXTICR2_EXTI4_PA         ((uint16_t)0x0000) /*!<PA[4] pin */
5915 #define SYSCFG_EXTICR2_EXTI4_PB         ((uint16_t)0x0001) /*!<PB[4] pin */
5916 #define SYSCFG_EXTICR2_EXTI4_PC         ((uint16_t)0x0002) /*!<PC[4] pin */
5917 #define SYSCFG_EXTICR2_EXTI4_PD         ((uint16_t)0x0003) /*!<PD[4] pin */
5918 #define SYSCFG_EXTICR2_EXTI4_PE         ((uint16_t)0x0004) /*!<PE[4] pin */
5919 #define SYSCFG_EXTICR2_EXTI4_PF         ((uint16_t)0x0005) /*!<PF[4] pin */
5920 #define SYSCFG_EXTICR2_EXTI4_PG         ((uint16_t)0x0006) /*!<PG[4] pin */
5921 #define SYSCFG_EXTICR2_EXTI4_PH         ((uint16_t)0x0007) /*!<PH[4] pin */
5922 #define SYSCFG_EXTICR2_EXTI4_PI         ((uint16_t)0x0008) /*!<PI[4] pin */
5923 /**
5924   * @brief   EXTI5 configuration
5925   */
5926 #define SYSCFG_EXTICR2_EXTI5_PA         ((uint16_t)0x0000) /*!<PA[5] pin */
5927 #define SYSCFG_EXTICR2_EXTI5_PB         ((uint16_t)0x0010) /*!<PB[5] pin */
5928 #define SYSCFG_EXTICR2_EXTI5_PC         ((uint16_t)0x0020) /*!<PC[5] pin */
5929 #define SYSCFG_EXTICR2_EXTI5_PD         ((uint16_t)0x0030) /*!<PD[5] pin */
5930 #define SYSCFG_EXTICR2_EXTI5_PE         ((uint16_t)0x0040) /*!<PE[5] pin */
5931 #define SYSCFG_EXTICR2_EXTI5_PF         ((uint16_t)0x0050) /*!<PF[5] pin */
5932 #define SYSCFG_EXTICR2_EXTI5_PG         ((uint16_t)0x0060) /*!<PG[5] pin */
5933 #define SYSCFG_EXTICR2_EXTI5_PH         ((uint16_t)0x0070) /*!<PH[5] pin */
5934 #define SYSCFG_EXTICR2_EXTI5_PI         ((uint16_t)0x0080) /*!<PI[5] pin */
5935 /**
5936   * @brief   EXTI6 configuration
5937   */
5938 #define SYSCFG_EXTICR2_EXTI6_PA         ((uint16_t)0x0000) /*!<PA[6] pin */
5939 #define SYSCFG_EXTICR2_EXTI6_PB         ((uint16_t)0x0100) /*!<PB[6] pin */
5940 #define SYSCFG_EXTICR2_EXTI6_PC         ((uint16_t)0x0200) /*!<PC[6] pin */
5941 #define SYSCFG_EXTICR2_EXTI6_PD         ((uint16_t)0x0300) /*!<PD[6] pin */
5942 #define SYSCFG_EXTICR2_EXTI6_PE         ((uint16_t)0x0400) /*!<PE[6] pin */
5943 #define SYSCFG_EXTICR2_EXTI6_PF         ((uint16_t)0x0500) /*!<PF[6] pin */
5944 #define SYSCFG_EXTICR2_EXTI6_PG         ((uint16_t)0x0600) /*!<PG[6] pin */
5945 #define SYSCFG_EXTICR2_EXTI6_PH         ((uint16_t)0x0700) /*!<PH[6] pin */
5946 #define SYSCFG_EXTICR2_EXTI6_PI         ((uint16_t)0x0800) /*!<PI[6] pin */
5947 /**
5948   * @brief   EXTI7 configuration
5949   */
5950 #define SYSCFG_EXTICR2_EXTI7_PA         ((uint16_t)0x0000) /*!<PA[7] pin */
5951 #define SYSCFG_EXTICR2_EXTI7_PB         ((uint16_t)0x1000) /*!<PB[7] pin */
5952 #define SYSCFG_EXTICR2_EXTI7_PC         ((uint16_t)0x2000) /*!<PC[7] pin */
5953 #define SYSCFG_EXTICR2_EXTI7_PD         ((uint16_t)0x3000) /*!<PD[7] pin */
5954 #define SYSCFG_EXTICR2_EXTI7_PE         ((uint16_t)0x4000) /*!<PE[7] pin */
5955 #define SYSCFG_EXTICR2_EXTI7_PF         ((uint16_t)0x5000) /*!<PF[7] pin */
5956 #define SYSCFG_EXTICR2_EXTI7_PG         ((uint16_t)0x6000) /*!<PG[7] pin */
5957 #define SYSCFG_EXTICR2_EXTI7_PH         ((uint16_t)0x7000) /*!<PH[7] pin */
5958 #define SYSCFG_EXTICR2_EXTI7_PI         ((uint16_t)0x8000) /*!<PI[7] pin */
5959
5960 /*****************  Bit definition for SYSCFG_EXTICR3 register  ***************/
5961 #define SYSCFG_EXTICR3_EXTI8            ((uint16_t)0x000F) /*!<EXTI 8 configuration */
5962 #define SYSCFG_EXTICR3_EXTI9            ((uint16_t)0x00F0) /*!<EXTI 9 configuration */
5963 #define SYSCFG_EXTICR3_EXTI10           ((uint16_t)0x0F00) /*!<EXTI 10 configuration */
5964 #define SYSCFG_EXTICR3_EXTI11           ((uint16_t)0xF000) /*!<EXTI 11 configuration */
5965
5966 /**
5967   * @brief   EXTI8 configuration
5968   */
5969 #define SYSCFG_EXTICR3_EXTI8_PA         ((uint16_t)0x0000) /*!<PA[8] pin */
5970 #define SYSCFG_EXTICR3_EXTI8_PB         ((uint16_t)0x0001) /*!<PB[8] pin */
5971 #define SYSCFG_EXTICR3_EXTI8_PC         ((uint16_t)0x0002) /*!<PC[8] pin */
5972 #define SYSCFG_EXTICR3_EXTI8_PD         ((uint16_t)0x0003) /*!<PD[8] pin */
5973 #define SYSCFG_EXTICR3_EXTI8_PE         ((uint16_t)0x0004) /*!<PE[8] pin */
5974 #define SYSCFG_EXTICR3_EXTI8_PF         ((uint16_t)0x0005) /*!<PF[8] pin */
5975 #define SYSCFG_EXTICR3_EXTI8_PG         ((uint16_t)0x0006) /*!<PG[8] pin */
5976 #define SYSCFG_EXTICR3_EXTI8_PH         ((uint16_t)0x0007) /*!<PH[8] pin */
5977 #define SYSCFG_EXTICR3_EXTI8_PI         ((uint16_t)0x0008) /*!<PI[8] pin */
5978 /**
5979   * @brief   EXTI9 configuration
5980   */
5981 #define SYSCFG_EXTICR3_EXTI9_PA         ((uint16_t)0x0000) /*!<PA[9] pin */
5982 #define SYSCFG_EXTICR3_EXTI9_PB         ((uint16_t)0x0010) /*!<PB[9] pin */
5983 #define SYSCFG_EXTICR3_EXTI9_PC         ((uint16_t)0x0020) /*!<PC[9] pin */
5984 #define SYSCFG_EXTICR3_EXTI9_PD         ((uint16_t)0x0030) /*!<PD[9] pin */
5985 #define SYSCFG_EXTICR3_EXTI9_PE         ((uint16_t)0x0040) /*!<PE[9] pin */
5986 #define SYSCFG_EXTICR3_EXTI9_PF         ((uint16_t)0x0050) /*!<PF[9] pin */
5987 #define SYSCFG_EXTICR3_EXTI9_PG         ((uint16_t)0x0060) /*!<PG[9] pin */
5988 #define SYSCFG_EXTICR3_EXTI9_PH         ((uint16_t)0x0070) /*!<PH[9] pin */
5989 #define SYSCFG_EXTICR3_EXTI9_PI         ((uint16_t)0x0080) /*!<PI[9] pin */
5990 /**
5991   * @brief   EXTI10 configuration
5992   */
5993 #define SYSCFG_EXTICR3_EXTI10_PA        ((uint16_t)0x0000) /*!<PA[10] pin */
5994 #define SYSCFG_EXTICR3_EXTI10_PB        ((uint16_t)0x0100) /*!<PB[10] pin */
5995 #define SYSCFG_EXTICR3_EXTI10_PC        ((uint16_t)0x0200) /*!<PC[10] pin */
5996 #define SYSCFG_EXTICR3_EXTI10_PD        ((uint16_t)0x0300) /*!<PD[10] pin */
5997 #define SYSCFG_EXTICR3_EXTI10_PE        ((uint16_t)0x0400) /*!<PE[10] pin */
5998 #define SYSCFG_EXTICR3_EXTI10_PF        ((uint16_t)0x0500) /*!<PF[10] pin */
5999 #define SYSCFG_EXTICR3_EXTI10_PG        ((uint16_t)0x0600) /*!<PG[10] pin */
6000 #define SYSCFG_EXTICR3_EXTI10_PH        ((uint16_t)0x0700) /*!<PH[10] pin */
6001 #define SYSCFG_EXTICR3_EXTI10_PI        ((uint16_t)0x0800) /*!<PI[10] pin */
6002 /**
6003   * @brief   EXTI11 configuration
6004   */
6005 #define SYSCFG_EXTICR3_EXTI11_PA        ((uint16_t)0x0000) /*!<PA[11] pin */
6006 #define SYSCFG_EXTICR3_EXTI11_PB        ((uint16_t)0x1000) /*!<PB[11] pin */
6007 #define SYSCFG_EXTICR3_EXTI11_PC        ((uint16_t)0x2000) /*!<PC[11] pin */
6008 #define SYSCFG_EXTICR3_EXTI11_PD        ((uint16_t)0x3000) /*!<PD[11] pin */
6009 #define SYSCFG_EXTICR3_EXTI11_PE        ((uint16_t)0x4000) /*!<PE[11] pin */
6010 #define SYSCFG_EXTICR3_EXTI11_PF        ((uint16_t)0x5000) /*!<PF[11] pin */
6011 #define SYSCFG_EXTICR3_EXTI11_PG        ((uint16_t)0x6000) /*!<PG[11] pin */
6012 #define SYSCFG_EXTICR3_EXTI11_PH        ((uint16_t)0x7000) /*!<PH[11] pin */
6013 #define SYSCFG_EXTICR3_EXTI11_PI        ((uint16_t)0x8000) /*!<PI[11] pin */
6014
6015 /*****************  Bit definition for SYSCFG_EXTICR4 register  ***************/
6016 #define SYSCFG_EXTICR4_EXTI12           ((uint16_t)0x000F) /*!<EXTI 12 configuration */
6017 #define SYSCFG_EXTICR4_EXTI13           ((uint16_t)0x00F0) /*!<EXTI 13 configuration */
6018 #define SYSCFG_EXTICR4_EXTI14           ((uint16_t)0x0F00) /*!<EXTI 14 configuration */
6019 #define SYSCFG_EXTICR4_EXTI15           ((uint16_t)0xF000) /*!<EXTI 15 configuration */
6020 /**
6021   * @brief   EXTI12 configuration
6022   */
6023 #define SYSCFG_EXTICR4_EXTI12_PA        ((uint16_t)0x0000) /*!<PA[12] pin */
6024 #define SYSCFG_EXTICR4_EXTI12_PB        ((uint16_t)0x0001) /*!<PB[12] pin */
6025 #define SYSCFG_EXTICR4_EXTI12_PC        ((uint16_t)0x0002) /*!<PC[12] pin */
6026 #define SYSCFG_EXTICR4_EXTI12_PD        ((uint16_t)0x0003) /*!<PD[12] pin */
6027 #define SYSCFG_EXTICR4_EXTI12_PE        ((uint16_t)0x0004) /*!<PE[12] pin */
6028 #define SYSCFG_EXTICR4_EXTI12_PF        ((uint16_t)0x0005) /*!<PF[12] pin */
6029 #define SYSCFG_EXTICR4_EXTI12_PG        ((uint16_t)0x0006) /*!<PG[12] pin */
6030 #define SYSCFG_EXTICR3_EXTI12_PH        ((uint16_t)0x0007) /*!<PH[12] pin */
6031 /**
6032   * @brief   EXTI13 configuration
6033   */
6034 #define SYSCFG_EXTICR4_EXTI13_PA        ((uint16_t)0x0000) /*!<PA[13] pin */
6035 #define SYSCFG_EXTICR4_EXTI13_PB        ((uint16_t)0x0010) /*!<PB[13] pin */
6036 #define SYSCFG_EXTICR4_EXTI13_PC        ((uint16_t)0x0020) /*!<PC[13] pin */
6037 #define SYSCFG_EXTICR4_EXTI13_PD        ((uint16_t)0x0030) /*!<PD[13] pin */
6038 #define SYSCFG_EXTICR4_EXTI13_PE        ((uint16_t)0x0040) /*!<PE[13] pin */
6039 #define SYSCFG_EXTICR4_EXTI13_PF        ((uint16_t)0x0050) /*!<PF[13] pin */
6040 #define SYSCFG_EXTICR4_EXTI13_PG        ((uint16_t)0x0060) /*!<PG[13] pin */
6041 #define SYSCFG_EXTICR3_EXTI13_PH        ((uint16_t)0x0070) /*!<PH[13] pin */
6042 /**
6043   * @brief   EXTI14 configuration
6044   */
6045 #define SYSCFG_EXTICR4_EXTI14_PA        ((uint16_t)0x0000) /*!<PA[14] pin */
6046 #define SYSCFG_EXTICR4_EXTI14_PB        ((uint16_t)0x0100) /*!<PB[14] pin */
6047 #define SYSCFG_EXTICR4_EXTI14_PC        ((uint16_t)0x0200) /*!<PC[14] pin */
6048 #define SYSCFG_EXTICR4_EXTI14_PD        ((uint16_t)0x0300) /*!<PD[14] pin */
6049 #define SYSCFG_EXTICR4_EXTI14_PE        ((uint16_t)0x0400) /*!<PE[14] pin */
6050 #define SYSCFG_EXTICR4_EXTI14_PF        ((uint16_t)0x0500) /*!<PF[14] pin */
6051 #define SYSCFG_EXTICR4_EXTI14_PG        ((uint16_t)0x0600) /*!<PG[14] pin */
6052 #define SYSCFG_EXTICR3_EXTI14_PH        ((uint16_t)0x0700) /*!<PH[14] pin */
6053 /**
6054   * @brief   EXTI15 configuration
6055   */
6056 #define SYSCFG_EXTICR4_EXTI15_PA        ((uint16_t)0x0000) /*!<PA[15] pin */
6057 #define SYSCFG_EXTICR4_EXTI15_PB        ((uint16_t)0x1000) /*!<PB[15] pin */
6058 #define SYSCFG_EXTICR4_EXTI15_PC        ((uint16_t)0x2000) /*!<PC[15] pin */
6059 #define SYSCFG_EXTICR4_EXTI15_PD        ((uint16_t)0x3000) /*!<PD[15] pin */
6060 #define SYSCFG_EXTICR4_EXTI15_PE        ((uint16_t)0x4000) /*!<PE[15] pin */
6061 #define SYSCFG_EXTICR4_EXTI15_PF        ((uint16_t)0x5000) /*!<PF[15] pin */
6062 #define SYSCFG_EXTICR4_EXTI15_PG        ((uint16_t)0x6000) /*!<PG[15] pin */
6063 #define SYSCFG_EXTICR3_EXTI15_PH        ((uint16_t)0x7000) /*!<PH[15] pin */
6064
6065 /******************  Bit definition for SYSCFG_CMPCR register  ****************/
6066 #define SYSCFG_CMPCR_CMP_PD             ((uint32_t)0x00000001) /*!<Compensation cell ready flag */
6067 #define SYSCFG_CMPCR_READY              ((uint32_t)0x00000100) /*!<Compensation cell power-down */
6068
6069 /******************************************************************************/
6070 /*                                                                            */
6071 /*                                    TIM                                     */
6072 /*                                                                            */
6073 /******************************************************************************/
6074 /*******************  Bit definition for TIM_CR1 register  ********************/
6075 #define  TIM_CR1_CEN                         ((uint16_t)0x0001)            /*!<Counter enable */
6076 #define  TIM_CR1_UDIS                        ((uint16_t)0x0002)            /*!<Update disable */
6077 #define  TIM_CR1_URS                         ((uint16_t)0x0004)            /*!<Update request source */
6078 #define  TIM_CR1_OPM                         ((uint16_t)0x0008)            /*!<One pulse mode */
6079 #define  TIM_CR1_DIR                         ((uint16_t)0x0010)            /*!<Direction */
6080
6081 #define  TIM_CR1_CMS                         ((uint16_t)0x0060)            /*!<CMS[1:0] bits (Center-aligned mode selection) */
6082 #define  TIM_CR1_CMS_0                       ((uint16_t)0x0020)            /*!<Bit 0 */
6083 #define  TIM_CR1_CMS_1                       ((uint16_t)0x0040)            /*!<Bit 1 */
6084
6085 #define  TIM_CR1_ARPE                        ((uint16_t)0x0080)            /*!<Auto-reload preload enable */
6086
6087 #define  TIM_CR1_CKD                         ((uint16_t)0x0300)            /*!<CKD[1:0] bits (clock division) */
6088 #define  TIM_CR1_CKD_0                       ((uint16_t)0x0100)            /*!<Bit 0 */
6089 #define  TIM_CR1_CKD_1                       ((uint16_t)0x0200)            /*!<Bit 1 */
6090
6091 /*******************  Bit definition for TIM_CR2 register  ********************/
6092 #define  TIM_CR2_CCPC                        ((uint16_t)0x0001)            /*!<Capture/Compare Preloaded Control */
6093 #define  TIM_CR2_CCUS                        ((uint16_t)0x0004)            /*!<Capture/Compare Control Update Selection */
6094 #define  TIM_CR2_CCDS                        ((uint16_t)0x0008)            /*!<Capture/Compare DMA Selection */
6095
6096 #define  TIM_CR2_MMS                         ((uint16_t)0x0070)            /*!<MMS[2:0] bits (Master Mode Selection) */
6097 #define  TIM_CR2_MMS_0                       ((uint16_t)0x0010)            /*!<Bit 0 */
6098 #define  TIM_CR2_MMS_1                       ((uint16_t)0x0020)            /*!<Bit 1 */
6099 #define  TIM_CR2_MMS_2                       ((uint16_t)0x0040)            /*!<Bit 2 */
6100
6101 #define  TIM_CR2_TI1S                        ((uint16_t)0x0080)            /*!<TI1 Selection */
6102 #define  TIM_CR2_OIS1                        ((uint16_t)0x0100)            /*!<Output Idle state 1 (OC1 output) */
6103 #define  TIM_CR2_OIS1N                       ((uint16_t)0x0200)            /*!<Output Idle state 1 (OC1N output) */
6104 #define  TIM_CR2_OIS2                        ((uint16_t)0x0400)            /*!<Output Idle state 2 (OC2 output) */
6105 #define  TIM_CR2_OIS2N                       ((uint16_t)0x0800)            /*!<Output Idle state 2 (OC2N output) */
6106 #define  TIM_CR2_OIS3                        ((uint16_t)0x1000)            /*!<Output Idle state 3 (OC3 output) */
6107 #define  TIM_CR2_OIS3N                       ((uint16_t)0x2000)            /*!<Output Idle state 3 (OC3N output) */
6108 #define  TIM_CR2_OIS4                        ((uint16_t)0x4000)            /*!<Output Idle state 4 (OC4 output) */
6109
6110 /*******************  Bit definition for TIM_SMCR register  *******************/
6111 #define  TIM_SMCR_SMS                        ((uint16_t)0x0007)            /*!<SMS[2:0] bits (Slave mode selection) */
6112 #define  TIM_SMCR_SMS_0                      ((uint16_t)0x0001)            /*!<Bit 0 */
6113 #define  TIM_SMCR_SMS_1                      ((uint16_t)0x0002)            /*!<Bit 1 */
6114 #define  TIM_SMCR_SMS_2                      ((uint16_t)0x0004)            /*!<Bit 2 */
6115
6116 #define  TIM_SMCR_TS                         ((uint16_t)0x0070)            /*!<TS[2:0] bits (Trigger selection) */
6117 #define  TIM_SMCR_TS_0                       ((uint16_t)0x0010)            /*!<Bit 0 */
6118 #define  TIM_SMCR_TS_1                       ((uint16_t)0x0020)            /*!<Bit 1 */
6119 #define  TIM_SMCR_TS_2                       ((uint16_t)0x0040)            /*!<Bit 2 */
6120
6121 #define  TIM_SMCR_MSM                        ((uint16_t)0x0080)            /*!<Master/slave mode */
6122
6123 #define  TIM_SMCR_ETF                        ((uint16_t)0x0F00)            /*!<ETF[3:0] bits (External trigger filter) */
6124 #define  TIM_SMCR_ETF_0                      ((uint16_t)0x0100)            /*!<Bit 0 */
6125 #define  TIM_SMCR_ETF_1                      ((uint16_t)0x0200)            /*!<Bit 1 */
6126 #define  TIM_SMCR_ETF_2                      ((uint16_t)0x0400)            /*!<Bit 2 */
6127 #define  TIM_SMCR_ETF_3                      ((uint16_t)0x0800)            /*!<Bit 3 */
6128
6129 #define  TIM_SMCR_ETPS                       ((uint16_t)0x3000)            /*!<ETPS[1:0] bits (External trigger prescaler) */
6130 #define  TIM_SMCR_ETPS_0                     ((uint16_t)0x1000)            /*!<Bit 0 */
6131 #define  TIM_SMCR_ETPS_1                     ((uint16_t)0x2000)            /*!<Bit 1 */
6132
6133 #define  TIM_SMCR_ECE                        ((uint16_t)0x4000)            /*!<External clock enable */
6134 #define  TIM_SMCR_ETP                        ((uint16_t)0x8000)            /*!<External trigger polarity */
6135
6136 /*******************  Bit definition for TIM_DIER register  *******************/
6137 #define  TIM_DIER_UIE                        ((uint16_t)0x0001)            /*!<Update interrupt enable */
6138 #define  TIM_DIER_CC1IE                      ((uint16_t)0x0002)            /*!<Capture/Compare 1 interrupt enable */
6139 #define  TIM_DIER_CC2IE                      ((uint16_t)0x0004)            /*!<Capture/Compare 2 interrupt enable */
6140 #define  TIM_DIER_CC3IE                      ((uint16_t)0x0008)            /*!<Capture/Compare 3 interrupt enable */
6141 #define  TIM_DIER_CC4IE                      ((uint16_t)0x0010)            /*!<Capture/Compare 4 interrupt enable */
6142 #define  TIM_DIER_COMIE                      ((uint16_t)0x0020)            /*!<COM interrupt enable */
6143 #define  TIM_DIER_TIE                        ((uint16_t)0x0040)            /*!<Trigger interrupt enable */
6144 #define  TIM_DIER_BIE                        ((uint16_t)0x0080)            /*!<Break interrupt enable */
6145 #define  TIM_DIER_UDE                        ((uint16_t)0x0100)            /*!<Update DMA request enable */
6146 #define  TIM_DIER_CC1DE                      ((uint16_t)0x0200)            /*!<Capture/Compare 1 DMA request enable */
6147 #define  TIM_DIER_CC2DE                      ((uint16_t)0x0400)            /*!<Capture/Compare 2 DMA request enable */
6148 #define  TIM_DIER_CC3DE                      ((uint16_t)0x0800)            /*!<Capture/Compare 3 DMA request enable */
6149 #define  TIM_DIER_CC4DE                      ((uint16_t)0x1000)            /*!<Capture/Compare 4 DMA request enable */
6150 #define  TIM_DIER_COMDE                      ((uint16_t)0x2000)            /*!<COM DMA request enable */
6151 #define  TIM_DIER_TDE                        ((uint16_t)0x4000)            /*!<Trigger DMA request enable */
6152
6153 /********************  Bit definition for TIM_SR register  ********************/
6154 #define  TIM_SR_UIF                          ((uint16_t)0x0001)            /*!<Update interrupt Flag */
6155 #define  TIM_SR_CC1IF                        ((uint16_t)0x0002)            /*!<Capture/Compare 1 interrupt Flag */
6156 #define  TIM_SR_CC2IF                        ((uint16_t)0x0004)            /*!<Capture/Compare 2 interrupt Flag */
6157 #define  TIM_SR_CC3IF                        ((uint16_t)0x0008)            /*!<Capture/Compare 3 interrupt Flag */
6158 #define  TIM_SR_CC4IF                        ((uint16_t)0x0010)            /*!<Capture/Compare 4 interrupt Flag */
6159 #define  TIM_SR_COMIF                        ((uint16_t)0x0020)            /*!<COM interrupt Flag */
6160 #define  TIM_SR_TIF                          ((uint16_t)0x0040)            /*!<Trigger interrupt Flag */
6161 #define  TIM_SR_BIF                          ((uint16_t)0x0080)            /*!<Break interrupt Flag */
6162 #define  TIM_SR_CC1OF                        ((uint16_t)0x0200)            /*!<Capture/Compare 1 Overcapture Flag */
6163 #define  TIM_SR_CC2OF                        ((uint16_t)0x0400)            /*!<Capture/Compare 2 Overcapture Flag */
6164 #define  TIM_SR_CC3OF                        ((uint16_t)0x0800)            /*!<Capture/Compare 3 Overcapture Flag */
6165 #define  TIM_SR_CC4OF                        ((uint16_t)0x1000)            /*!<Capture/Compare 4 Overcapture Flag */
6166
6167 /*******************  Bit definition for TIM_EGR register  ********************/
6168 #define  TIM_EGR_UG                          ((uint8_t)0x01)               /*!<Update Generation */
6169 #define  TIM_EGR_CC1G                        ((uint8_t)0x02)               /*!<Capture/Compare 1 Generation */
6170 #define  TIM_EGR_CC2G                        ((uint8_t)0x04)               /*!<Capture/Compare 2 Generation */
6171 #define  TIM_EGR_CC3G                        ((uint8_t)0x08)               /*!<Capture/Compare 3 Generation */
6172 #define  TIM_EGR_CC4G                        ((uint8_t)0x10)               /*!<Capture/Compare 4 Generation */
6173 #define  TIM_EGR_COMG                        ((uint8_t)0x20)               /*!<Capture/Compare Control Update Generation */
6174 #define  TIM_EGR_TG                          ((uint8_t)0x40)               /*!<Trigger Generation */
6175 #define  TIM_EGR_BG                          ((uint8_t)0x80)               /*!<Break Generation */
6176
6177 /******************  Bit definition for TIM_CCMR1 register  *******************/
6178 #define  TIM_CCMR1_CC1S                      ((uint16_t)0x0003)            /*!<CC1S[1:0] bits (Capture/Compare 1 Selection) */
6179 #define  TIM_CCMR1_CC1S_0                    ((uint16_t)0x0001)            /*!<Bit 0 */
6180 #define  TIM_CCMR1_CC1S_1                    ((uint16_t)0x0002)            /*!<Bit 1 */
6181
6182 #define  TIM_CCMR1_OC1FE                     ((uint16_t)0x0004)            /*!<Output Compare 1 Fast enable */
6183 #define  TIM_CCMR1_OC1PE                     ((uint16_t)0x0008)            /*!<Output Compare 1 Preload enable */
6184
6185 #define  TIM_CCMR1_OC1M                      ((uint16_t)0x0070)            /*!<OC1M[2:0] bits (Output Compare 1 Mode) */
6186 #define  TIM_CCMR1_OC1M_0                    ((uint16_t)0x0010)            /*!<Bit 0 */
6187 #define  TIM_CCMR1_OC1M_1                    ((uint16_t)0x0020)            /*!<Bit 1 */
6188 #define  TIM_CCMR1_OC1M_2                    ((uint16_t)0x0040)            /*!<Bit 2 */
6189
6190 #define  TIM_CCMR1_OC1CE                     ((uint16_t)0x0080)            /*!<Output Compare 1Clear Enable */
6191
6192 #define  TIM_CCMR1_CC2S                      ((uint16_t)0x0300)            /*!<CC2S[1:0] bits (Capture/Compare 2 Selection) */
6193 #define  TIM_CCMR1_CC2S_0                    ((uint16_t)0x0100)            /*!<Bit 0 */
6194 #define  TIM_CCMR1_CC2S_1                    ((uint16_t)0x0200)            /*!<Bit 1 */
6195
6196 #define  TIM_CCMR1_OC2FE                     ((uint16_t)0x0400)            /*!<Output Compare 2 Fast enable */
6197 #define  TIM_CCMR1_OC2PE                     ((uint16_t)0x0800)            /*!<Output Compare 2 Preload enable */
6198
6199 #define  TIM_CCMR1_OC2M                      ((uint16_t)0x7000)            /*!<OC2M[2:0] bits (Output Compare 2 Mode) */
6200 #define  TIM_CCMR1_OC2M_0                    ((uint16_t)0x1000)            /*!<Bit 0 */
6201 #define  TIM_CCMR1_OC2M_1                    ((uint16_t)0x2000)            /*!<Bit 1 */
6202 #define  TIM_CCMR1_OC2M_2                    ((uint16_t)0x4000)            /*!<Bit 2 */
6203
6204 #define  TIM_CCMR1_OC2CE                     ((uint16_t)0x8000)            /*!<Output Compare 2 Clear Enable */
6205
6206 /*----------------------------------------------------------------------------*/
6207
6208 #define  TIM_CCMR1_IC1PSC                    ((uint16_t)0x000C)            /*!<IC1PSC[1:0] bits (Input Capture 1 Prescaler) */
6209 #define  TIM_CCMR1_IC1PSC_0                  ((uint16_t)0x0004)            /*!<Bit 0 */
6210 #define  TIM_CCMR1_IC1PSC_1                  ((uint16_t)0x0008)            /*!<Bit 1 */
6211
6212 #define  TIM_CCMR1_IC1F                      ((uint16_t)0x00F0)            /*!<IC1F[3:0] bits (Input Capture 1 Filter) */
6213 #define  TIM_CCMR1_IC1F_0                    ((uint16_t)0x0010)            /*!<Bit 0 */
6214 #define  TIM_CCMR1_IC1F_1                    ((uint16_t)0x0020)            /*!<Bit 1 */
6215 #define  TIM_CCMR1_IC1F_2                    ((uint16_t)0x0040)            /*!<Bit 2 */
6216 #define  TIM_CCMR1_IC1F_3                    ((uint16_t)0x0080)            /*!<Bit 3 */
6217
6218 #define  TIM_CCMR1_IC2PSC                    ((uint16_t)0x0C00)            /*!<IC2PSC[1:0] bits (Input Capture 2 Prescaler) */
6219 #define  TIM_CCMR1_IC2PSC_0                  ((uint16_t)0x0400)            /*!<Bit 0 */
6220 #define  TIM_CCMR1_IC2PSC_1                  ((uint16_t)0x0800)            /*!<Bit 1 */
6221
6222 #define  TIM_CCMR1_IC2F                      ((uint16_t)0xF000)            /*!<IC2F[3:0] bits (Input Capture 2 Filter) */
6223 #define  TIM_CCMR1_IC2F_0                    ((uint16_t)0x1000)            /*!<Bit 0 */
6224 #define  TIM_CCMR1_IC2F_1                    ((uint16_t)0x2000)            /*!<Bit 1 */
6225 #define  TIM_CCMR1_IC2F_2                    ((uint16_t)0x4000)            /*!<Bit 2 */
6226 #define  TIM_CCMR1_IC2F_3                    ((uint16_t)0x8000)            /*!<Bit 3 */
6227
6228 /******************  Bit definition for TIM_CCMR2 register  *******************/
6229 #define  TIM_CCMR2_CC3S                      ((uint16_t)0x0003)            /*!<CC3S[1:0] bits (Capture/Compare 3 Selection) */
6230 #define  TIM_CCMR2_CC3S_0                    ((uint16_t)0x0001)            /*!<Bit 0 */
6231 #define  TIM_CCMR2_CC3S_1                    ((uint16_t)0x0002)            /*!<Bit 1 */
6232
6233 #define  TIM_CCMR2_OC3FE                     ((uint16_t)0x0004)            /*!<Output Compare 3 Fast enable */
6234 #define  TIM_CCMR2_OC3PE                     ((uint16_t)0x0008)            /*!<Output Compare 3 Preload enable */
6235
6236 #define  TIM_CCMR2_OC3M                      ((uint16_t)0x0070)            /*!<OC3M[2:0] bits (Output Compare 3 Mode) */
6237 #define  TIM_CCMR2_OC3M_0                    ((uint16_t)0x0010)            /*!<Bit 0 */
6238 #define  TIM_CCMR2_OC3M_1                    ((uint16_t)0x0020)            /*!<Bit 1 */
6239 #define  TIM_CCMR2_OC3M_2                    ((uint16_t)0x0040)            /*!<Bit 2 */
6240
6241 #define  TIM_CCMR2_OC3CE                     ((uint16_t)0x0080)            /*!<Output Compare 3 Clear Enable */
6242
6243 #define  TIM_CCMR2_CC4S                      ((uint16_t)0x0300)            /*!<CC4S[1:0] bits (Capture/Compare 4 Selection) */
6244 #define  TIM_CCMR2_CC4S_0                    ((uint16_t)0x0100)            /*!<Bit 0 */
6245 #define  TIM_CCMR2_CC4S_1                    ((uint16_t)0x0200)            /*!<Bit 1 */
6246
6247 #define  TIM_CCMR2_OC4FE                     ((uint16_t)0x0400)            /*!<Output Compare 4 Fast enable */
6248 #define  TIM_CCMR2_OC4PE                     ((uint16_t)0x0800)            /*!<Output Compare 4 Preload enable */
6249
6250 #define  TIM_CCMR2_OC4M                      ((uint16_t)0x7000)            /*!<OC4M[2:0] bits (Output Compare 4 Mode) */
6251 #define  TIM_CCMR2_OC4M_0                    ((uint16_t)0x1000)            /*!<Bit 0 */
6252 #define  TIM_CCMR2_OC4M_1                    ((uint16_t)0x2000)            /*!<Bit 1 */
6253 #define  TIM_CCMR2_OC4M_2                    ((uint16_t)0x4000)            /*!<Bit 2 */
6254
6255 #define  TIM_CCMR2_OC4CE                     ((uint16_t)0x8000)            /*!<Output Compare 4 Clear Enable */
6256
6257 /*----------------------------------------------------------------------------*/
6258
6259 #define  TIM_CCMR2_IC3PSC                    ((uint16_t)0x000C)            /*!<IC3PSC[1:0] bits (Input Capture 3 Prescaler) */
6260 #define  TIM_CCMR2_IC3PSC_0                  ((uint16_t)0x0004)            /*!<Bit 0 */
6261 #define  TIM_CCMR2_IC3PSC_1                  ((uint16_t)0x0008)            /*!<Bit 1 */
6262
6263 #define  TIM_CCMR2_IC3F                      ((uint16_t)0x00F0)            /*!<IC3F[3:0] bits (Input Capture 3 Filter) */
6264 #define  TIM_CCMR2_IC3F_0                    ((uint16_t)0x0010)            /*!<Bit 0 */
6265 #define  TIM_CCMR2_IC3F_1                    ((uint16_t)0x0020)            /*!<Bit 1 */
6266 #define  TIM_CCMR2_IC3F_2                    ((uint16_t)0x0040)            /*!<Bit 2 */
6267 #define  TIM_CCMR2_IC3F_3                    ((uint16_t)0x0080)            /*!<Bit 3 */
6268
6269 #define  TIM_CCMR2_IC4PSC                    ((uint16_t)0x0C00)            /*!<IC4PSC[1:0] bits (Input Capture 4 Prescaler) */
6270 #define  TIM_CCMR2_IC4PSC_0                  ((uint16_t)0x0400)            /*!<Bit 0 */
6271 #define  TIM_CCMR2_IC4PSC_1                  ((uint16_t)0x0800)            /*!<Bit 1 */
6272
6273 #define  TIM_CCMR2_IC4F                      ((uint16_t)0xF000)            /*!<IC4F[3:0] bits (Input Capture 4 Filter) */
6274 #define  TIM_CCMR2_IC4F_0                    ((uint16_t)0x1000)            /*!<Bit 0 */
6275 #define  TIM_CCMR2_IC4F_1                    ((uint16_t)0x2000)            /*!<Bit 1 */
6276 #define  TIM_CCMR2_IC4F_2                    ((uint16_t)0x4000)            /*!<Bit 2 */
6277 #define  TIM_CCMR2_IC4F_3                    ((uint16_t)0x8000)            /*!<Bit 3 */
6278
6279 /*******************  Bit definition for TIM_CCER register  *******************/
6280 #define  TIM_CCER_CC1E                       ((uint16_t)0x0001)            /*!<Capture/Compare 1 output enable */
6281 #define  TIM_CCER_CC1P                       ((uint16_t)0x0002)            /*!<Capture/Compare 1 output Polarity */
6282 #define  TIM_CCER_CC1NE                      ((uint16_t)0x0004)            /*!<Capture/Compare 1 Complementary output enable */
6283 #define  TIM_CCER_CC1NP                      ((uint16_t)0x0008)            /*!<Capture/Compare 1 Complementary output Polarity */
6284 #define  TIM_CCER_CC2E                       ((uint16_t)0x0010)            /*!<Capture/Compare 2 output enable */
6285 #define  TIM_CCER_CC2P                       ((uint16_t)0x0020)            /*!<Capture/Compare 2 output Polarity */
6286 #define  TIM_CCER_CC2NE                      ((uint16_t)0x0040)            /*!<Capture/Compare 2 Complementary output enable */
6287 #define  TIM_CCER_CC2NP                      ((uint16_t)0x0080)            /*!<Capture/Compare 2 Complementary output Polarity */
6288 #define  TIM_CCER_CC3E                       ((uint16_t)0x0100)            /*!<Capture/Compare 3 output enable */
6289 #define  TIM_CCER_CC3P                       ((uint16_t)0x0200)            /*!<Capture/Compare 3 output Polarity */
6290 #define  TIM_CCER_CC3NE                      ((uint16_t)0x0400)            /*!<Capture/Compare 3 Complementary output enable */
6291 #define  TIM_CCER_CC3NP                      ((uint16_t)0x0800)            /*!<Capture/Compare 3 Complementary output Polarity */
6292 #define  TIM_CCER_CC4E                       ((uint16_t)0x1000)            /*!<Capture/Compare 4 output enable */
6293 #define  TIM_CCER_CC4P                       ((uint16_t)0x2000)            /*!<Capture/Compare 4 output Polarity */
6294 #define  TIM_CCER_CC4NP                      ((uint16_t)0x8000)            /*!<Capture/Compare 4 Complementary output Polarity */
6295
6296 /*******************  Bit definition for TIM_CNT register  ********************/
6297 #define  TIM_CNT_CNT                         ((uint16_t)0xFFFF)            /*!<Counter Value */
6298
6299 /*******************  Bit definition for TIM_PSC register  ********************/
6300 #define  TIM_PSC_PSC                         ((uint16_t)0xFFFF)            /*!<Prescaler Value */
6301
6302 /*******************  Bit definition for TIM_ARR register  ********************/
6303 #define  TIM_ARR_ARR                         ((uint16_t)0xFFFF)            /*!<actual auto-reload Value */
6304
6305 /*******************  Bit definition for TIM_RCR register  ********************/
6306 #define  TIM_RCR_REP                         ((uint8_t)0xFF)               /*!<Repetition Counter Value */
6307
6308 /*******************  Bit definition for TIM_CCR1 register  *******************/
6309 #define  TIM_CCR1_CCR1                       ((uint16_t)0xFFFF)            /*!<Capture/Compare 1 Value */
6310
6311 /*******************  Bit definition for TIM_CCR2 register  *******************/
6312 #define  TIM_CCR2_CCR2                       ((uint16_t)0xFFFF)            /*!<Capture/Compare 2 Value */
6313
6314 /*******************  Bit definition for TIM_CCR3 register  *******************/
6315 #define  TIM_CCR3_CCR3                       ((uint16_t)0xFFFF)            /*!<Capture/Compare 3 Value */
6316
6317 /*******************  Bit definition for TIM_CCR4 register  *******************/
6318 #define  TIM_CCR4_CCR4                       ((uint16_t)0xFFFF)            /*!<Capture/Compare 4 Value */
6319
6320 /*******************  Bit definition for TIM_BDTR register  *******************/
6321 #define  TIM_BDTR_DTG                        ((uint16_t)0x00FF)            /*!<DTG[0:7] bits (Dead-Time Generator set-up) */
6322 #define  TIM_BDTR_DTG_0                      ((uint16_t)0x0001)            /*!<Bit 0 */
6323 #define  TIM_BDTR_DTG_1                      ((uint16_t)0x0002)            /*!<Bit 1 */
6324 #define  TIM_BDTR_DTG_2                      ((uint16_t)0x0004)            /*!<Bit 2 */
6325 #define  TIM_BDTR_DTG_3                      ((uint16_t)0x0008)            /*!<Bit 3 */
6326 #define  TIM_BDTR_DTG_4                      ((uint16_t)0x0010)            /*!<Bit 4 */
6327 #define  TIM_BDTR_DTG_5                      ((uint16_t)0x0020)            /*!<Bit 5 */
6328 #define  TIM_BDTR_DTG_6                      ((uint16_t)0x0040)            /*!<Bit 6 */
6329 #define  TIM_BDTR_DTG_7                      ((uint16_t)0x0080)            /*!<Bit 7 */
6330
6331 #define  TIM_BDTR_LOCK                       ((uint16_t)0x0300)            /*!<LOCK[1:0] bits (Lock Configuration) */
6332 #define  TIM_BDTR_LOCK_0                     ((uint16_t)0x0100)            /*!<Bit 0 */
6333 #define  TIM_BDTR_LOCK_1                     ((uint16_t)0x0200)            /*!<Bit 1 */
6334
6335 #define  TIM_BDTR_OSSI                       ((uint16_t)0x0400)            /*!<Off-State Selection for Idle mode */
6336 #define  TIM_BDTR_OSSR                       ((uint16_t)0x0800)            /*!<Off-State Selection for Run mode */
6337 #define  TIM_BDTR_BKE                        ((uint16_t)0x1000)            /*!<Break enable */
6338 #define  TIM_BDTR_BKP                        ((uint16_t)0x2000)            /*!<Break Polarity */
6339 #define  TIM_BDTR_AOE                        ((uint16_t)0x4000)            /*!<Automatic Output enable */
6340 #define  TIM_BDTR_MOE                        ((uint16_t)0x8000)            /*!<Main Output enable */
6341
6342 /*******************  Bit definition for TIM_DCR register  ********************/
6343 #define  TIM_DCR_DBA                         ((uint16_t)0x001F)            /*!<DBA[4:0] bits (DMA Base Address) */
6344 #define  TIM_DCR_DBA_0                       ((uint16_t)0x0001)            /*!<Bit 0 */
6345 #define  TIM_DCR_DBA_1                       ((uint16_t)0x0002)            /*!<Bit 1 */
6346 #define  TIM_DCR_DBA_2                       ((uint16_t)0x0004)            /*!<Bit 2 */
6347 #define  TIM_DCR_DBA_3                       ((uint16_t)0x0008)            /*!<Bit 3 */
6348 #define  TIM_DCR_DBA_4                       ((uint16_t)0x0010)            /*!<Bit 4 */
6349
6350 #define  TIM_DCR_DBL                         ((uint16_t)0x1F00)            /*!<DBL[4:0] bits (DMA Burst Length) */
6351 #define  TIM_DCR_DBL_0                       ((uint16_t)0x0100)            /*!<Bit 0 */
6352 #define  TIM_DCR_DBL_1                       ((uint16_t)0x0200)            /*!<Bit 1 */
6353 #define  TIM_DCR_DBL_2                       ((uint16_t)0x0400)            /*!<Bit 2 */
6354 #define  TIM_DCR_DBL_3                       ((uint16_t)0x0800)            /*!<Bit 3 */
6355 #define  TIM_DCR_DBL_4                       ((uint16_t)0x1000)            /*!<Bit 4 */
6356
6357 /*******************  Bit definition for TIM_DMAR register  *******************/
6358 #define  TIM_DMAR_DMAB                       ((uint16_t)0xFFFF)            /*!<DMA register for burst accesses */
6359
6360 /*******************  Bit definition for TIM_OR register  *********************/
6361 #define TIM_OR_TI4_RMP                       ((uint16_t)0x00C0)            /*!<TI4_RMP[1:0] bits (TIM5 Input 4 remap) */
6362 #define TIM_OR_TI4_RMP_0                     ((uint16_t)0x0040)            /*!<Bit 0 */
6363 #define TIM_OR_TI4_RMP_1                     ((uint16_t)0x0080)            /*!<Bit 1 */
6364 #define TIM_OR_ITR1_RMP                      ((uint16_t)0x0C00)            /*!<ITR1_RMP[1:0] bits (TIM2 Internal trigger 1 remap) */
6365 #define TIM_OR_ITR1_RMP_0                    ((uint16_t)0x0400)            /*!<Bit 0 */
6366 #define TIM_OR_ITR1_RMP_1                    ((uint16_t)0x0800)            /*!<Bit 1 */
6367
6368
6369 /******************************************************************************/
6370 /*                                                                            */
6371 /*         Universal Synchronous Asynchronous Receiver Transmitter            */
6372 /*                                                                            */
6373 /******************************************************************************/
6374 /*******************  Bit definition for USART_SR register  *******************/
6375 #define  USART_SR_PE                         ((uint16_t)0x0001)            /*!<Parity Error */
6376 #define  USART_SR_FE                         ((uint16_t)0x0002)            /*!<Framing Error */
6377 #define  USART_SR_NE                         ((uint16_t)0x0004)            /*!<Noise Error Flag */
6378 #define  USART_SR_ORE                        ((uint16_t)0x0008)            /*!<OverRun Error */
6379 #define  USART_SR_IDLE                       ((uint16_t)0x0010)            /*!<IDLE line detected */
6380 #define  USART_SR_RXNE                       ((uint16_t)0x0020)            /*!<Read Data Register Not Empty */
6381 #define  USART_SR_TC                         ((uint16_t)0x0040)            /*!<Transmission Complete */
6382 #define  USART_SR_TXE                        ((uint16_t)0x0080)            /*!<Transmit Data Register Empty */
6383 #define  USART_SR_LBD                        ((uint16_t)0x0100)            /*!<LIN Break Detection Flag */
6384 #define  USART_SR_CTS                        ((uint16_t)0x0200)            /*!<CTS Flag */
6385
6386 /*******************  Bit definition for USART_DR register  *******************/
6387 #define  USART_DR_DR                         ((uint16_t)0x01FF)            /*!<Data value */
6388
6389 /******************  Bit definition for USART_BRR register  *******************/
6390 #define  USART_BRR_DIV_Fraction              ((uint16_t)0x000F)            /*!<Fraction of USARTDIV */
6391 #define  USART_BRR_DIV_Mantissa              ((uint16_t)0xFFF0)            /*!<Mantissa of USARTDIV */
6392
6393 /******************  Bit definition for USART_CR1 register  *******************/
6394 #define  USART_CR1_SBK                       ((uint16_t)0x0001)            /*!<Send Break */
6395 #define  USART_CR1_RWU                       ((uint16_t)0x0002)            /*!<Receiver wakeup */
6396 #define  USART_CR1_RE                        ((uint16_t)0x0004)            /*!<Receiver Enable */
6397 #define  USART_CR1_TE                        ((uint16_t)0x0008)            /*!<Transmitter Enable */
6398 #define  USART_CR1_IDLEIE                    ((uint16_t)0x0010)            /*!<IDLE Interrupt Enable */
6399 #define  USART_CR1_RXNEIE                    ((uint16_t)0x0020)            /*!<RXNE Interrupt Enable */
6400 #define  USART_CR1_TCIE                      ((uint16_t)0x0040)            /*!<Transmission Complete Interrupt Enable */
6401 #define  USART_CR1_TXEIE                     ((uint16_t)0x0080)            /*!<PE Interrupt Enable */
6402 #define  USART_CR1_PEIE                      ((uint16_t)0x0100)            /*!<PE Interrupt Enable */
6403 #define  USART_CR1_PS                        ((uint16_t)0x0200)            /*!<Parity Selection */
6404 #define  USART_CR1_PCE                       ((uint16_t)0x0400)            /*!<Parity Control Enable */
6405 #define  USART_CR1_WAKE                      ((uint16_t)0x0800)            /*!<Wakeup method */
6406 #define  USART_CR1_M                         ((uint16_t)0x1000)            /*!<Word length */
6407 #define  USART_CR1_UE                        ((uint16_t)0x2000)            /*!<USART Enable */
6408 #define  USART_CR1_OVER8                     ((uint16_t)0x8000)            /*!<USART Oversampling by 8 enable */
6409
6410 /******************  Bit definition for USART_CR2 register  *******************/
6411 #define  USART_CR2_ADD                       ((uint16_t)0x000F)            /*!<Address of the USART node */
6412 #define  USART_CR2_LBDL                      ((uint16_t)0x0020)            /*!<LIN Break Detection Length */
6413 #define  USART_CR2_LBDIE                     ((uint16_t)0x0040)            /*!<LIN Break Detection Interrupt Enable */
6414 #define  USART_CR2_LBCL                      ((uint16_t)0x0100)            /*!<Last Bit Clock pulse */
6415 #define  USART_CR2_CPHA                      ((uint16_t)0x0200)            /*!<Clock Phase */
6416 #define  USART_CR2_CPOL                      ((uint16_t)0x0400)            /*!<Clock Polarity */
6417 #define  USART_CR2_CLKEN                     ((uint16_t)0x0800)            /*!<Clock Enable */
6418
6419 #define  USART_CR2_STOP                      ((uint16_t)0x3000)            /*!<STOP[1:0] bits (STOP bits) */
6420 #define  USART_CR2_STOP_0                    ((uint16_t)0x1000)            /*!<Bit 0 */
6421 #define  USART_CR2_STOP_1                    ((uint16_t)0x2000)            /*!<Bit 1 */
6422
6423 #define  USART_CR2_LINEN                     ((uint16_t)0x4000)            /*!<LIN mode enable */
6424
6425 /******************  Bit definition for USART_CR3 register  *******************/
6426 #define  USART_CR3_EIE                       ((uint16_t)0x0001)            /*!<Error Interrupt Enable */
6427 #define  USART_CR3_IREN                      ((uint16_t)0x0002)            /*!<IrDA mode Enable */
6428 #define  USART_CR3_IRLP                      ((uint16_t)0x0004)            /*!<IrDA Low-Power */
6429 #define  USART_CR3_HDSEL                     ((uint16_t)0x0008)            /*!<Half-Duplex Selection */
6430 #define  USART_CR3_NACK                      ((uint16_t)0x0010)            /*!<Smartcard NACK enable */
6431 #define  USART_CR3_SCEN                      ((uint16_t)0x0020)            /*!<Smartcard mode enable */
6432 #define  USART_CR3_DMAR                      ((uint16_t)0x0040)            /*!<DMA Enable Receiver */
6433 #define  USART_CR3_DMAT                      ((uint16_t)0x0080)            /*!<DMA Enable Transmitter */
6434 #define  USART_CR3_RTSE                      ((uint16_t)0x0100)            /*!<RTS Enable */
6435 #define  USART_CR3_CTSE                      ((uint16_t)0x0200)            /*!<CTS Enable */
6436 #define  USART_CR3_CTSIE                     ((uint16_t)0x0400)            /*!<CTS Interrupt Enable */
6437 #define  USART_CR3_ONEBIT                    ((uint16_t)0x0800)            /*!<USART One bit method enable */
6438
6439 /******************  Bit definition for USART_GTPR register  ******************/
6440 #define  USART_GTPR_PSC                      ((uint16_t)0x00FF)            /*!<PSC[7:0] bits (Prescaler value) */
6441 #define  USART_GTPR_PSC_0                    ((uint16_t)0x0001)            /*!<Bit 0 */
6442 #define  USART_GTPR_PSC_1                    ((uint16_t)0x0002)            /*!<Bit 1 */
6443 #define  USART_GTPR_PSC_2                    ((uint16_t)0x0004)            /*!<Bit 2 */
6444 #define  USART_GTPR_PSC_3                    ((uint16_t)0x0008)            /*!<Bit 3 */
6445 #define  USART_GTPR_PSC_4                    ((uint16_t)0x0010)            /*!<Bit 4 */
6446 #define  USART_GTPR_PSC_5                    ((uint16_t)0x0020)            /*!<Bit 5 */
6447 #define  USART_GTPR_PSC_6                    ((uint16_t)0x0040)            /*!<Bit 6 */
6448 #define  USART_GTPR_PSC_7                    ((uint16_t)0x0080)            /*!<Bit 7 */
6449
6450 #define  USART_GTPR_GT                       ((uint16_t)0xFF00)            /*!<Guard time value */
6451
6452 /******************************************************************************/
6453 /*                                                                            */
6454 /*                            Window WATCHDOG                                 */
6455 /*                                                                            */
6456 /******************************************************************************/
6457 /*******************  Bit definition for WWDG_CR register  ********************/
6458 #define  WWDG_CR_T                           ((uint8_t)0x7F)               /*!<T[6:0] bits (7-Bit counter (MSB to LSB)) */
6459 #define  WWDG_CR_T0                          ((uint8_t)0x01)               /*!<Bit 0 */
6460 #define  WWDG_CR_T1                          ((uint8_t)0x02)               /*!<Bit 1 */
6461 #define  WWDG_CR_T2                          ((uint8_t)0x04)               /*!<Bit 2 */
6462 #define  WWDG_CR_T3                          ((uint8_t)0x08)               /*!<Bit 3 */
6463 #define  WWDG_CR_T4                          ((uint8_t)0x10)               /*!<Bit 4 */
6464 #define  WWDG_CR_T5                          ((uint8_t)0x20)               /*!<Bit 5 */
6465 #define  WWDG_CR_T6                          ((uint8_t)0x40)               /*!<Bit 6 */
6466
6467 #define  WWDG_CR_WDGA                        ((uint8_t)0x80)               /*!<Activation bit */
6468
6469 /*******************  Bit definition for WWDG_CFR register  *******************/
6470 #define  WWDG_CFR_W                          ((uint16_t)0x007F)            /*!<W[6:0] bits (7-bit window value) */
6471 #define  WWDG_CFR_W0                         ((uint16_t)0x0001)            /*!<Bit 0 */
6472 #define  WWDG_CFR_W1                         ((uint16_t)0x0002)            /*!<Bit 1 */
6473 #define  WWDG_CFR_W2                         ((uint16_t)0x0004)            /*!<Bit 2 */
6474 #define  WWDG_CFR_W3                         ((uint16_t)0x0008)            /*!<Bit 3 */
6475 #define  WWDG_CFR_W4                         ((uint16_t)0x0010)            /*!<Bit 4 */
6476 #define  WWDG_CFR_W5                         ((uint16_t)0x0020)            /*!<Bit 5 */
6477 #define  WWDG_CFR_W6                         ((uint16_t)0x0040)            /*!<Bit 6 */
6478
6479 #define  WWDG_CFR_WDGTB                      ((uint16_t)0x0180)            /*!<WDGTB[1:0] bits (Timer Base) */
6480 #define  WWDG_CFR_WDGTB0                     ((uint16_t)0x0080)            /*!<Bit 0 */
6481 #define  WWDG_CFR_WDGTB1                     ((uint16_t)0x0100)            /*!<Bit 1 */
6482
6483 #define  WWDG_CFR_EWI                        ((uint16_t)0x0200)            /*!<Early Wakeup Interrupt */
6484
6485 /*******************  Bit definition for WWDG_SR register  ********************/
6486 #define  WWDG_SR_EWIF                        ((uint8_t)0x01)               /*!<Early Wakeup Interrupt Flag */
6487
6488
6489 /******************************************************************************/
6490 /*                                                                            */
6491 /*                                DBG                                         */
6492 /*                                                                            */
6493 /******************************************************************************/
6494 /********************  Bit definition for DBGMCU_IDCODE register  *************/
6495 #define  DBGMCU_IDCODE_DEV_ID                ((uint32_t)0x00000FFF)
6496 #define  DBGMCU_IDCODE_REV_ID                ((uint32_t)0xFFFF0000)
6497
6498 /********************  Bit definition for DBGMCU_CR register  *****************/
6499 #define  DBGMCU_CR_DBG_SLEEP                 ((uint32_t)0x00000001)
6500 #define  DBGMCU_CR_DBG_STOP                  ((uint32_t)0x00000002)
6501 #define  DBGMCU_CR_DBG_STANDBY               ((uint32_t)0x00000004)
6502 #define  DBGMCU_CR_TRACE_IOEN                ((uint32_t)0x00000020)
6503
6504 #define  DBGMCU_CR_TRACE_MODE                ((uint32_t)0x000000C0)
6505 #define  DBGMCU_CR_TRACE_MODE_0              ((uint32_t)0x00000040)/*!<Bit 0 */
6506 #define  DBGMCU_CR_TRACE_MODE_1              ((uint32_t)0x00000080)/*!<Bit 1 */
6507
6508 /********************  Bit definition for DBGMCU_APB1_FZ register  ************/
6509 #define  DBGMCU_APB1_FZ_DBG_TIM2_STOP            ((uint32_t)0x00000001)
6510 #define  DBGMCU_APB1_FZ_DBG_TIM3_STOP            ((uint32_t)0x00000002)
6511 #define  DBGMCU_APB1_FZ_DBG_TIM4_STOP            ((uint32_t)0x00000004)
6512 #define  DBGMCU_APB1_FZ_DBG_TIM5_STOP            ((uint32_t)0x00000008)
6513 #define  DBGMCU_APB1_FZ_DBG_TIM6_STOP            ((uint32_t)0x00000010)
6514 #define  DBGMCU_APB1_FZ_DBG_TIM7_STOP            ((uint32_t)0x00000020)
6515 #define  DBGMCU_APB1_FZ_DBG_TIM12_STOP           ((uint32_t)0x00000040)
6516 #define  DBGMCU_APB1_FZ_DBG_TIM13_STOP           ((uint32_t)0x00000080)
6517 #define  DBGMCU_APB1_FZ_DBG_TIM14_STOP           ((uint32_t)0x00000100)
6518 #define  DBGMCU_APB1_FZ_DBG_RTC_STOP             ((uint32_t)0x00000400)
6519 #define  DBGMCU_APB1_FZ_DBG_WWDG_STOP            ((uint32_t)0x00000800)
6520 #define  DBGMCU_APB1_FZ_DBG_IWDG_STOP            ((uint32_t)0x00001000)
6521 #define  DBGMCU_APB1_FZ_DBG_I2C1_SMBUS_TIMEOUT   ((uint32_t)0x00200000)
6522 #define  DBGMCU_APB1_FZ_DBG_I2C2_SMBUS_TIMEOUT   ((uint32_t)0x00400000)
6523 #define  DBGMCU_APB1_FZ_DBG_I2C3_SMBUS_TIMEOUT   ((uint32_t)0x00800000)
6524 #define  DBGMCU_APB1_FZ_DBG_CAN1_STOP            ((uint32_t)0x02000000)
6525 #define  DBGMCU_APB1_FZ_DBG_CAN2_STOP            ((uint32_t)0x04000000)
6526 /* Old IWDGSTOP bit definition, maintained for legacy purpose */
6527 #define  DBGMCU_APB1_FZ_DBG_IWDEG_STOP           DBGMCU_APB1_FZ_DBG_IWDG_STOP
6528
6529 /********************  Bit definition for DBGMCU_APB2_FZ register  ************/
6530 #define  DBGMCU_APB1_FZ_DBG_TIM1_STOP        ((uint32_t)0x00000001)
6531 #define  DBGMCU_APB1_FZ_DBG_TIM8_STOP        ((uint32_t)0x00000002)
6532 #define  DBGMCU_APB1_FZ_DBG_TIM9_STOP        ((uint32_t)0x00010000)
6533 #define  DBGMCU_APB1_FZ_DBG_TIM10_STOP       ((uint32_t)0x00020000)
6534 #define  DBGMCU_APB1_FZ_DBG_TIM11_STOP       ((uint32_t)0x00040000)
6535
6536 /******************************************************************************/
6537 /*                                                                            */
6538 /*                Ethernet MAC Registers bits definitions                     */
6539 /*                                                                            */
6540 /******************************************************************************/
6541 /* Bit definition for Ethernet MAC Control Register register */
6542 #define ETH_MACCR_WD      ((uint32_t)0x00800000)  /* Watchdog disable */
6543 #define ETH_MACCR_JD      ((uint32_t)0x00400000)  /* Jabber disable */
6544 #define ETH_MACCR_IFG     ((uint32_t)0x000E0000)  /* Inter-frame gap */
6545 #define ETH_MACCR_IFG_96Bit     ((uint32_t)0x00000000)  /* Minimum IFG between frames during transmission is 96Bit */
6546   #define ETH_MACCR_IFG_88Bit     ((uint32_t)0x00020000)  /* Minimum IFG between frames during transmission is 88Bit */
6547   #define ETH_MACCR_IFG_80Bit     ((uint32_t)0x00040000)  /* Minimum IFG between frames during transmission is 80Bit */
6548   #define ETH_MACCR_IFG_72Bit     ((uint32_t)0x00060000)  /* Minimum IFG between frames during transmission is 72Bit */
6549   #define ETH_MACCR_IFG_64Bit     ((uint32_t)0x00080000)  /* Minimum IFG between frames during transmission is 64Bit */
6550   #define ETH_MACCR_IFG_56Bit     ((uint32_t)0x000A0000)  /* Minimum IFG between frames during transmission is 56Bit */
6551   #define ETH_MACCR_IFG_48Bit     ((uint32_t)0x000C0000)  /* Minimum IFG between frames during transmission is 48Bit */
6552   #define ETH_MACCR_IFG_40Bit     ((uint32_t)0x000E0000)  /* Minimum IFG between frames during transmission is 40Bit */
6553 #define ETH_MACCR_CSD     ((uint32_t)0x00010000)  /* Carrier sense disable (during transmission) */
6554 #define ETH_MACCR_FES     ((uint32_t)0x00004000)  /* Fast ethernet speed */
6555 #define ETH_MACCR_ROD     ((uint32_t)0x00002000)  /* Receive own disable */
6556 #define ETH_MACCR_LM      ((uint32_t)0x00001000)  /* loopback mode */
6557 #define ETH_MACCR_DM      ((uint32_t)0x00000800)  /* Duplex mode */
6558 #define ETH_MACCR_IPCO    ((uint32_t)0x00000400)  /* IP Checksum offload */
6559 #define ETH_MACCR_RD      ((uint32_t)0x00000200)  /* Retry disable */
6560 #define ETH_MACCR_APCS    ((uint32_t)0x00000080)  /* Automatic Pad/CRC stripping */
6561 #define ETH_MACCR_BL      ((uint32_t)0x00000060)  /* Back-off limit: random integer number (r) of slot time delays before rescheduling
6562                                                        a transmission attempt during retries after a collision: 0 =< r <2^k */
6563   #define ETH_MACCR_BL_10    ((uint32_t)0x00000000)  /* k = min (n, 10) */
6564   #define ETH_MACCR_BL_8     ((uint32_t)0x00000020)  /* k = min (n, 8) */
6565   #define ETH_MACCR_BL_4     ((uint32_t)0x00000040)  /* k = min (n, 4) */
6566   #define ETH_MACCR_BL_1     ((uint32_t)0x00000060)  /* k = min (n, 1) */
6567 #define ETH_MACCR_DC      ((uint32_t)0x00000010)  /* Defferal check */
6568 #define ETH_MACCR_TE      ((uint32_t)0x00000008)  /* Transmitter enable */
6569 #define ETH_MACCR_RE      ((uint32_t)0x00000004)  /* Receiver enable */
6570
6571 /* Bit definition for Ethernet MAC Frame Filter Register */
6572 #define ETH_MACFFR_RA     ((uint32_t)0x80000000)  /* Receive all */
6573 #define ETH_MACFFR_HPF    ((uint32_t)0x00000400)  /* Hash or perfect filter */
6574 #define ETH_MACFFR_SAF    ((uint32_t)0x00000200)  /* Source address filter enable */
6575 #define ETH_MACFFR_SAIF   ((uint32_t)0x00000100)  /* SA inverse filtering */
6576 #define ETH_MACFFR_PCF    ((uint32_t)0x000000C0)  /* Pass control frames: 3 cases */
6577   #define ETH_MACFFR_PCF_BlockAll                ((uint32_t)0x00000040)  /* MAC filters all control frames from reaching the application */
6578   #define ETH_MACFFR_PCF_ForwardAll              ((uint32_t)0x00000080)  /* MAC forwards all control frames to application even if they fail the Address Filter */
6579   #define ETH_MACFFR_PCF_ForwardPassedAddrFilter ((uint32_t)0x000000C0)  /* MAC forwards control frames that pass the Address Filter. */
6580 #define ETH_MACFFR_BFD    ((uint32_t)0x00000020)  /* Broadcast frame disable */
6581 #define ETH_MACFFR_PAM    ((uint32_t)0x00000010)  /* Pass all mutlicast */
6582 #define ETH_MACFFR_DAIF   ((uint32_t)0x00000008)  /* DA Inverse filtering */
6583 #define ETH_MACFFR_HM     ((uint32_t)0x00000004)  /* Hash multicast */
6584 #define ETH_MACFFR_HU     ((uint32_t)0x00000002)  /* Hash unicast */
6585 #define ETH_MACFFR_PM     ((uint32_t)0x00000001)  /* Promiscuous mode */
6586
6587 /* Bit definition for Ethernet MAC Hash Table High Register */
6588 #define ETH_MACHTHR_HTH   ((uint32_t)0xFFFFFFFF)  /* Hash table high */
6589
6590 /* Bit definition for Ethernet MAC Hash Table Low Register */
6591 #define ETH_MACHTLR_HTL   ((uint32_t)0xFFFFFFFF)  /* Hash table low */
6592
6593 /* Bit definition for Ethernet MAC MII Address Register */
6594 #define ETH_MACMIIAR_PA   ((uint32_t)0x0000F800)  /* Physical layer address */
6595 #define ETH_MACMIIAR_MR   ((uint32_t)0x000007C0)  /* MII register in the selected PHY */
6596 #define ETH_MACMIIAR_CR   ((uint32_t)0x0000001C)  /* CR clock range: 6 cases */
6597   #define ETH_MACMIIAR_CR_Div42   ((uint32_t)0x00000000)  /* HCLK:60-100 MHz; MDC clock= HCLK/42 */
6598   #define ETH_MACMIIAR_CR_Div62   ((uint32_t)0x00000004)  /* HCLK:100-150 MHz; MDC clock= HCLK/62 */
6599   #define ETH_MACMIIAR_CR_Div16   ((uint32_t)0x00000008)  /* HCLK:20-35 MHz; MDC clock= HCLK/16 */
6600   #define ETH_MACMIIAR_CR_Div26   ((uint32_t)0x0000000C)  /* HCLK:35-60 MHz; MDC clock= HCLK/26 */
6601   #define ETH_MACMIIAR_CR_Div102  ((uint32_t)0x00000010)  /* HCLK:150-168 MHz; MDC clock= HCLK/102 */
6602 #define ETH_MACMIIAR_MW   ((uint32_t)0x00000002)  /* MII write */
6603 #define ETH_MACMIIAR_MB   ((uint32_t)0x00000001)  /* MII busy */
6604
6605 /* Bit definition for Ethernet MAC MII Data Register */
6606 #define ETH_MACMIIDR_MD   ((uint32_t)0x0000FFFF)  /* MII data: read/write data from/to PHY */
6607
6608 /* Bit definition for Ethernet MAC Flow Control Register */
6609 #define ETH_MACFCR_PT     ((uint32_t)0xFFFF0000)  /* Pause time */
6610 #define ETH_MACFCR_ZQPD   ((uint32_t)0x00000080)  /* Zero-quanta pause disable */
6611 #define ETH_MACFCR_PLT    ((uint32_t)0x00000030)  /* Pause low threshold: 4 cases */
6612   #define ETH_MACFCR_PLT_Minus4   ((uint32_t)0x00000000)  /* Pause time minus 4 slot times */
6613   #define ETH_MACFCR_PLT_Minus28  ((uint32_t)0x00000010)  /* Pause time minus 28 slot times */
6614   #define ETH_MACFCR_PLT_Minus144 ((uint32_t)0x00000020)  /* Pause time minus 144 slot times */
6615   #define ETH_MACFCR_PLT_Minus256 ((uint32_t)0x00000030)  /* Pause time minus 256 slot times */
6616 #define ETH_MACFCR_UPFD   ((uint32_t)0x00000008)  /* Unicast pause frame detect */
6617 #define ETH_MACFCR_RFCE   ((uint32_t)0x00000004)  /* Receive flow control enable */
6618 #define ETH_MACFCR_TFCE   ((uint32_t)0x00000002)  /* Transmit flow control enable */
6619 #define ETH_MACFCR_FCBBPA ((uint32_t)0x00000001)  /* Flow control busy/backpressure activate */
6620
6621 /* Bit definition for Ethernet MAC VLAN Tag Register */
6622 #define ETH_MACVLANTR_VLANTC ((uint32_t)0x00010000)  /* 12-bit VLAN tag comparison */
6623 #define ETH_MACVLANTR_VLANTI ((uint32_t)0x0000FFFF)  /* VLAN tag identifier (for receive frames) */
6624
6625 /* Bit definition for Ethernet MAC Remote Wake-UpFrame Filter Register */
6626 #define ETH_MACRWUFFR_D   ((uint32_t)0xFFFFFFFF)  /* Wake-up frame filter register data */
6627 /* Eight sequential Writes to this address (offset 0x28) will write all Wake-UpFrame Filter Registers.
6628    Eight sequential Reads from this address (offset 0x28) will read all Wake-UpFrame Filter Registers. */
6629 /* Wake-UpFrame Filter Reg0 : Filter 0 Byte Mask
6630    Wake-UpFrame Filter Reg1 : Filter 1 Byte Mask
6631    Wake-UpFrame Filter Reg2 : Filter 2 Byte Mask
6632    Wake-UpFrame Filter Reg3 : Filter 3 Byte Mask
6633    Wake-UpFrame Filter Reg4 : RSVD - Filter3 Command - RSVD - Filter2 Command -
6634                               RSVD - Filter1 Command - RSVD - Filter0 Command
6635    Wake-UpFrame Filter Re5 : Filter3 Offset - Filter2 Offset - Filter1 Offset - Filter0 Offset
6636    Wake-UpFrame Filter Re6 : Filter1 CRC16 - Filter0 CRC16
6637    Wake-UpFrame Filter Re7 : Filter3 CRC16 - Filter2 CRC16 */
6638
6639 /* Bit definition for Ethernet MAC PMT Control and Status Register */
6640 #define ETH_MACPMTCSR_WFFRPR ((uint32_t)0x80000000)  /* Wake-Up Frame Filter Register Pointer Reset */
6641 #define ETH_MACPMTCSR_GU     ((uint32_t)0x00000200)  /* Global Unicast */
6642 #define ETH_MACPMTCSR_WFR    ((uint32_t)0x00000040)  /* Wake-Up Frame Received */
6643 #define ETH_MACPMTCSR_MPR    ((uint32_t)0x00000020)  /* Magic Packet Received */
6644 #define ETH_MACPMTCSR_WFE    ((uint32_t)0x00000004)  /* Wake-Up Frame Enable */
6645 #define ETH_MACPMTCSR_MPE    ((uint32_t)0x00000002)  /* Magic Packet Enable */
6646 #define ETH_MACPMTCSR_PD     ((uint32_t)0x00000001)  /* Power Down */
6647
6648 /* Bit definition for Ethernet MAC Status Register */
6649 #define ETH_MACSR_TSTS      ((uint32_t)0x00000200)  /* Time stamp trigger status */
6650 #define ETH_MACSR_MMCTS     ((uint32_t)0x00000040)  /* MMC transmit status */
6651 #define ETH_MACSR_MMMCRS    ((uint32_t)0x00000020)  /* MMC receive status */
6652 #define ETH_MACSR_MMCS      ((uint32_t)0x00000010)  /* MMC status */
6653 #define ETH_MACSR_PMTS      ((uint32_t)0x00000008)  /* PMT status */
6654
6655 /* Bit definition for Ethernet MAC Interrupt Mask Register */
6656 #define ETH_MACIMR_TSTIM     ((uint32_t)0x00000200)  /* Time stamp trigger interrupt mask */
6657 #define ETH_MACIMR_PMTIM     ((uint32_t)0x00000008)  /* PMT interrupt mask */
6658
6659 /* Bit definition for Ethernet MAC Address0 High Register */
6660 #define ETH_MACA0HR_MACA0H   ((uint32_t)0x0000FFFF)  /* MAC address0 high */
6661
6662 /* Bit definition for Ethernet MAC Address0 Low Register */
6663 #define ETH_MACA0LR_MACA0L   ((uint32_t)0xFFFFFFFF)  /* MAC address0 low */
6664
6665 /* Bit definition for Ethernet MAC Address1 High Register */
6666 #define ETH_MACA1HR_AE       ((uint32_t)0x80000000)  /* Address enable */
6667 #define ETH_MACA1HR_SA       ((uint32_t)0x40000000)  /* Source address */
6668 #define ETH_MACA1HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control: bits to mask for comparison of the MAC Address bytes */
6669   #define ETH_MACA1HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */
6670   #define ETH_MACA1HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */
6671   #define ETH_MACA1HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */
6672   #define ETH_MACA1HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */
6673   #define ETH_MACA1HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */
6674   #define ETH_MACA1HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [7:0] */
6675 #define ETH_MACA1HR_MACA1H   ((uint32_t)0x0000FFFF)  /* MAC address1 high */
6676
6677 /* Bit definition for Ethernet MAC Address1 Low Register */
6678 #define ETH_MACA1LR_MACA1L   ((uint32_t)0xFFFFFFFF)  /* MAC address1 low */
6679
6680 /* Bit definition for Ethernet MAC Address2 High Register */
6681 #define ETH_MACA2HR_AE       ((uint32_t)0x80000000)  /* Address enable */
6682 #define ETH_MACA2HR_SA       ((uint32_t)0x40000000)  /* Source address */
6683 #define ETH_MACA2HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control */
6684   #define ETH_MACA2HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */
6685   #define ETH_MACA2HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */
6686   #define ETH_MACA2HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */
6687   #define ETH_MACA2HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */
6688   #define ETH_MACA2HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */
6689   #define ETH_MACA2HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [70] */
6690 #define ETH_MACA2HR_MACA2H   ((uint32_t)0x0000FFFF)  /* MAC address1 high */
6691
6692 /* Bit definition for Ethernet MAC Address2 Low Register */
6693 #define ETH_MACA2LR_MACA2L   ((uint32_t)0xFFFFFFFF)  /* MAC address2 low */
6694
6695 /* Bit definition for Ethernet MAC Address3 High Register */
6696 #define ETH_MACA3HR_AE       ((uint32_t)0x80000000)  /* Address enable */
6697 #define ETH_MACA3HR_SA       ((uint32_t)0x40000000)  /* Source address */
6698 #define ETH_MACA3HR_MBC      ((uint32_t)0x3F000000)  /* Mask byte control */
6699   #define ETH_MACA3HR_MBC_HBits15_8    ((uint32_t)0x20000000)  /* Mask MAC Address high reg bits [15:8] */
6700   #define ETH_MACA3HR_MBC_HBits7_0     ((uint32_t)0x10000000)  /* Mask MAC Address high reg bits [7:0] */
6701   #define ETH_MACA3HR_MBC_LBits31_24   ((uint32_t)0x08000000)  /* Mask MAC Address low reg bits [31:24] */
6702   #define ETH_MACA3HR_MBC_LBits23_16   ((uint32_t)0x04000000)  /* Mask MAC Address low reg bits [23:16] */
6703   #define ETH_MACA3HR_MBC_LBits15_8    ((uint32_t)0x02000000)  /* Mask MAC Address low reg bits [15:8] */
6704   #define ETH_MACA3HR_MBC_LBits7_0     ((uint32_t)0x01000000)  /* Mask MAC Address low reg bits [70] */
6705 #define ETH_MACA3HR_MACA3H   ((uint32_t)0x0000FFFF)  /* MAC address3 high */
6706
6707 /* Bit definition for Ethernet MAC Address3 Low Register */
6708 #define ETH_MACA3LR_MACA3L   ((uint32_t)0xFFFFFFFF)  /* MAC address3 low */
6709
6710 /******************************************************************************/
6711 /*                Ethernet MMC Registers bits definition                      */
6712 /******************************************************************************/
6713
6714 /* Bit definition for Ethernet MMC Contol Register */
6715 #define ETH_MMCCR_MCFHP      ((uint32_t)0x00000020)  /* MMC counter Full-Half preset */
6716 #define ETH_MMCCR_MCP        ((uint32_t)0x00000010)  /* MMC counter preset */
6717 #define ETH_MMCCR_MCF        ((uint32_t)0x00000008)  /* MMC Counter Freeze */
6718 #define ETH_MMCCR_ROR        ((uint32_t)0x00000004)  /* Reset on Read */
6719 #define ETH_MMCCR_CSR        ((uint32_t)0x00000002)  /* Counter Stop Rollover */
6720 #define ETH_MMCCR_CR         ((uint32_t)0x00000001)  /* Counters Reset */
6721
6722 /* Bit definition for Ethernet MMC Receive Interrupt Register */
6723 #define ETH_MMCRIR_RGUFS     ((uint32_t)0x00020000)  /* Set when Rx good unicast frames counter reaches half the maximum value */
6724 #define ETH_MMCRIR_RFAES     ((uint32_t)0x00000040)  /* Set when Rx alignment error counter reaches half the maximum value */
6725 #define ETH_MMCRIR_RFCES     ((uint32_t)0x00000020)  /* Set when Rx crc error counter reaches half the maximum value */
6726
6727 /* Bit definition for Ethernet MMC Transmit Interrupt Register */
6728 #define ETH_MMCTIR_TGFS      ((uint32_t)0x00200000)  /* Set when Tx good frame count counter reaches half the maximum value */
6729 #define ETH_MMCTIR_TGFMSCS   ((uint32_t)0x00008000)  /* Set when Tx good multi col counter reaches half the maximum value */
6730 #define ETH_MMCTIR_TGFSCS    ((uint32_t)0x00004000)  /* Set when Tx good single col counter reaches half the maximum value */
6731
6732 /* Bit definition for Ethernet MMC Receive Interrupt Mask Register */
6733 #define ETH_MMCRIMR_RGUFM    ((uint32_t)0x00020000)  /* Mask the interrupt when Rx good unicast frames counter reaches half the maximum value */
6734 #define ETH_MMCRIMR_RFAEM    ((uint32_t)0x00000040)  /* Mask the interrupt when when Rx alignment error counter reaches half the maximum value */
6735 #define ETH_MMCRIMR_RFCEM    ((uint32_t)0x00000020)  /* Mask the interrupt when Rx crc error counter reaches half the maximum value */
6736
6737 /* Bit definition for Ethernet MMC Transmit Interrupt Mask Register */
6738 #define ETH_MMCTIMR_TGFM     ((uint32_t)0x00200000)  /* Mask the interrupt when Tx good frame count counter reaches half the maximum value */
6739 #define ETH_MMCTIMR_TGFMSCM  ((uint32_t)0x00008000)  /* Mask the interrupt when Tx good multi col counter reaches half the maximum value */
6740 #define ETH_MMCTIMR_TGFSCM   ((uint32_t)0x00004000)  /* Mask the interrupt when Tx good single col counter reaches half the maximum value */
6741
6742 /* Bit definition for Ethernet MMC Transmitted Good Frames after Single Collision Counter Register */
6743 #define ETH_MMCTGFSCCR_TGFSCC     ((uint32_t)0xFFFFFFFF)  /* Number of successfully transmitted frames after a single collision in Half-duplex mode. */
6744
6745 /* Bit definition for Ethernet MMC Transmitted Good Frames after More than a Single Collision Counter Register */
6746 #define ETH_MMCTGFMSCCR_TGFMSCC   ((uint32_t)0xFFFFFFFF)  /* Number of successfully transmitted frames after more than a single collision in Half-duplex mode. */
6747
6748 /* Bit definition for Ethernet MMC Transmitted Good Frames Counter Register */
6749 #define ETH_MMCTGFCR_TGFC    ((uint32_t)0xFFFFFFFF)  /* Number of good frames transmitted. */
6750
6751 /* Bit definition for Ethernet MMC Received Frames with CRC Error Counter Register */
6752 #define ETH_MMCRFCECR_RFCEC  ((uint32_t)0xFFFFFFFF)  /* Number of frames received with CRC error. */
6753
6754 /* Bit definition for Ethernet MMC Received Frames with Alignement Error Counter Register */
6755 #define ETH_MMCRFAECR_RFAEC  ((uint32_t)0xFFFFFFFF)  /* Number of frames received with alignment (dribble) error */
6756
6757 /* Bit definition for Ethernet MMC Received Good Unicast Frames Counter Register */
6758 #define ETH_MMCRGUFCR_RGUFC  ((uint32_t)0xFFFFFFFF)  /* Number of good unicast frames received. */
6759
6760 /******************************************************************************/
6761 /*               Ethernet PTP Registers bits definition                       */
6762 /******************************************************************************/
6763
6764 /* Bit definition for Ethernet PTP Time Stamp Contol Register */
6765 #define ETH_PTPTSCR_TSCNT       ((uint32_t)0x00030000)  /* Time stamp clock node type */
6766 #define ETH_PTPTSSR_TSSMRME     ((uint32_t)0x00008000)  /* Time stamp snapshot for message relevant to master enable */
6767 #define ETH_PTPTSSR_TSSEME      ((uint32_t)0x00004000)  /* Time stamp snapshot for event message enable */
6768 #define ETH_PTPTSSR_TSSIPV4FE   ((uint32_t)0x00002000)  /* Time stamp snapshot for IPv4 frames enable */
6769 #define ETH_PTPTSSR_TSSIPV6FE   ((uint32_t)0x00001000)  /* Time stamp snapshot for IPv6 frames enable */
6770 #define ETH_PTPTSSR_TSSPTPOEFE  ((uint32_t)0x00000800)  /* Time stamp snapshot for PTP over ethernet frames enable */
6771 #define ETH_PTPTSSR_TSPTPPSV2E  ((uint32_t)0x00000400)  /* Time stamp PTP packet snooping for version2 format enable */
6772 #define ETH_PTPTSSR_TSSSR       ((uint32_t)0x00000200)  /* Time stamp Sub-seconds rollover */
6773 #define ETH_PTPTSSR_TSSARFE     ((uint32_t)0x00000100)  /* Time stamp snapshot for all received frames enable */
6774
6775 #define ETH_PTPTSCR_TSARU    ((uint32_t)0x00000020)  /* Addend register update */
6776 #define ETH_PTPTSCR_TSITE    ((uint32_t)0x00000010)  /* Time stamp interrupt trigger enable */
6777 #define ETH_PTPTSCR_TSSTU    ((uint32_t)0x00000008)  /* Time stamp update */
6778 #define ETH_PTPTSCR_TSSTI    ((uint32_t)0x00000004)  /* Time stamp initialize */
6779 #define ETH_PTPTSCR_TSFCU    ((uint32_t)0x00000002)  /* Time stamp fine or coarse update */
6780 #define ETH_PTPTSCR_TSE      ((uint32_t)0x00000001)  /* Time stamp enable */
6781
6782 /* Bit definition for Ethernet PTP Sub-Second Increment Register */
6783 #define ETH_PTPSSIR_STSSI    ((uint32_t)0x000000FF)  /* System time Sub-second increment value */
6784
6785 /* Bit definition for Ethernet PTP Time Stamp High Register */
6786 #define ETH_PTPTSHR_STS      ((uint32_t)0xFFFFFFFF)  /* System Time second */
6787
6788 /* Bit definition for Ethernet PTP Time Stamp Low Register */
6789 #define ETH_PTPTSLR_STPNS    ((uint32_t)0x80000000)  /* System Time Positive or negative time */
6790 #define ETH_PTPTSLR_STSS     ((uint32_t)0x7FFFFFFF)  /* System Time sub-seconds */
6791
6792 /* Bit definition for Ethernet PTP Time Stamp High Update Register */
6793 #define ETH_PTPTSHUR_TSUS    ((uint32_t)0xFFFFFFFF)  /* Time stamp update seconds */
6794
6795 /* Bit definition for Ethernet PTP Time Stamp Low Update Register */
6796 #define ETH_PTPTSLUR_TSUPNS  ((uint32_t)0x80000000)  /* Time stamp update Positive or negative time */
6797 #define ETH_PTPTSLUR_TSUSS   ((uint32_t)0x7FFFFFFF)  /* Time stamp update sub-seconds */
6798
6799 /* Bit definition for Ethernet PTP Time Stamp Addend Register */
6800 #define ETH_PTPTSAR_TSA      ((uint32_t)0xFFFFFFFF)  /* Time stamp addend */
6801
6802 /* Bit definition for Ethernet PTP Target Time High Register */
6803 #define ETH_PTPTTHR_TTSH     ((uint32_t)0xFFFFFFFF)  /* Target time stamp high */
6804
6805 /* Bit definition for Ethernet PTP Target Time Low Register */
6806 #define ETH_PTPTTLR_TTSL     ((uint32_t)0xFFFFFFFF)  /* Target time stamp low */
6807
6808 /* Bit definition for Ethernet PTP Time Stamp Status Register */
6809 #define ETH_PTPTSSR_TSTTR    ((uint32_t)0x00000020)  /* Time stamp target time reached */
6810 #define ETH_PTPTSSR_TSSO     ((uint32_t)0x00000010)  /* Time stamp seconds overflow */
6811
6812 /******************************************************************************/
6813 /*                 Ethernet DMA Registers bits definition                     */
6814 /******************************************************************************/
6815
6816 /* Bit definition for Ethernet DMA Bus Mode Register */
6817 #define ETH_DMABMR_AAB       ((uint32_t)0x02000000)  /* Address-Aligned beats */
6818 #define ETH_DMABMR_FPM        ((uint32_t)0x01000000)  /* 4xPBL mode */
6819 #define ETH_DMABMR_USP       ((uint32_t)0x00800000)  /* Use separate PBL */
6820 #define ETH_DMABMR_RDP       ((uint32_t)0x007E0000)  /* RxDMA PBL */
6821   #define ETH_DMABMR_RDP_1Beat    ((uint32_t)0x00020000)  /* maximum number of beats to be transferred in one RxDMA transaction is 1 */
6822   #define ETH_DMABMR_RDP_2Beat    ((uint32_t)0x00040000)  /* maximum number of beats to be transferred in one RxDMA transaction is 2 */
6823   #define ETH_DMABMR_RDP_4Beat    ((uint32_t)0x00080000)  /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
6824   #define ETH_DMABMR_RDP_8Beat    ((uint32_t)0x00100000)  /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
6825   #define ETH_DMABMR_RDP_16Beat   ((uint32_t)0x00200000)  /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
6826   #define ETH_DMABMR_RDP_32Beat   ((uint32_t)0x00400000)  /* maximum number of beats to be transferred in one RxDMA transaction is 32 */
6827   #define ETH_DMABMR_RDP_4xPBL_4Beat   ((uint32_t)0x01020000)  /* maximum number of beats to be transferred in one RxDMA transaction is 4 */
6828   #define ETH_DMABMR_RDP_4xPBL_8Beat   ((uint32_t)0x01040000)  /* maximum number of beats to be transferred in one RxDMA transaction is 8 */
6829   #define ETH_DMABMR_RDP_4xPBL_16Beat  ((uint32_t)0x01080000)  /* maximum number of beats to be transferred in one RxDMA transaction is 16 */
6830   #define ETH_DMABMR_RDP_4xPBL_32Beat  ((uint32_t)0x01100000)  /* maximum number of beats to be transferred in one RxDMA transaction is 32 */
6831   #define ETH_DMABMR_RDP_4xPBL_64Beat  ((uint32_t)0x01200000)  /* maximum number of beats to be transferred in one RxDMA transaction is 64 */
6832   #define ETH_DMABMR_RDP_4xPBL_128Beat ((uint32_t)0x01400000)  /* maximum number of beats to be transferred in one RxDMA transaction is 128 */
6833 #define ETH_DMABMR_FB        ((uint32_t)0x00010000)  /* Fixed Burst */
6834 #define ETH_DMABMR_RTPR      ((uint32_t)0x0000C000)  /* Rx Tx priority ratio */
6835   #define ETH_DMABMR_RTPR_1_1     ((uint32_t)0x00000000)  /* Rx Tx priority ratio */
6836   #define ETH_DMABMR_RTPR_2_1     ((uint32_t)0x00004000)  /* Rx Tx priority ratio */
6837   #define ETH_DMABMR_RTPR_3_1     ((uint32_t)0x00008000)  /* Rx Tx priority ratio */
6838   #define ETH_DMABMR_RTPR_4_1     ((uint32_t)0x0000C000)  /* Rx Tx priority ratio */
6839 #define ETH_DMABMR_PBL    ((uint32_t)0x00003F00)  /* Programmable burst length */
6840   #define ETH_DMABMR_PBL_1Beat    ((uint32_t)0x00000100)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 1 */
6841   #define ETH_DMABMR_PBL_2Beat    ((uint32_t)0x00000200)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 2 */
6842   #define ETH_DMABMR_PBL_4Beat    ((uint32_t)0x00000400)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
6843   #define ETH_DMABMR_PBL_8Beat    ((uint32_t)0x00000800)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
6844   #define ETH_DMABMR_PBL_16Beat   ((uint32_t)0x00001000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
6845   #define ETH_DMABMR_PBL_32Beat   ((uint32_t)0x00002000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */
6846   #define ETH_DMABMR_PBL_4xPBL_4Beat   ((uint32_t)0x01000100)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 4 */
6847   #define ETH_DMABMR_PBL_4xPBL_8Beat   ((uint32_t)0x01000200)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 8 */
6848   #define ETH_DMABMR_PBL_4xPBL_16Beat  ((uint32_t)0x01000400)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 16 */
6849   #define ETH_DMABMR_PBL_4xPBL_32Beat  ((uint32_t)0x01000800)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 32 */
6850   #define ETH_DMABMR_PBL_4xPBL_64Beat  ((uint32_t)0x01001000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 64 */
6851   #define ETH_DMABMR_PBL_4xPBL_128Beat ((uint32_t)0x01002000)  /* maximum number of beats to be transferred in one TxDMA (or both) transaction is 128 */
6852 #define ETH_DMABMR_EDE       ((uint32_t)0x00000080)  /* Enhanced Descriptor Enable */
6853 #define ETH_DMABMR_DSL       ((uint32_t)0x0000007C)  /* Descriptor Skip Length */
6854 #define ETH_DMABMR_DA        ((uint32_t)0x00000002)  /* DMA arbitration scheme */
6855 #define ETH_DMABMR_SR        ((uint32_t)0x00000001)  /* Software reset */
6856
6857 /* Bit definition for Ethernet DMA Transmit Poll Demand Register */
6858 #define ETH_DMATPDR_TPD      ((uint32_t)0xFFFFFFFF)  /* Transmit poll demand */
6859
6860 /* Bit definition for Ethernet DMA Receive Poll Demand Register */
6861 #define ETH_DMARPDR_RPD      ((uint32_t)0xFFFFFFFF)  /* Receive poll demand  */
6862
6863 /* Bit definition for Ethernet DMA Receive Descriptor List Address Register */
6864 #define ETH_DMARDLAR_SRL     ((uint32_t)0xFFFFFFFF)  /* Start of receive list */
6865
6866 /* Bit definition for Ethernet DMA Transmit Descriptor List Address Register */
6867 #define ETH_DMATDLAR_STL     ((uint32_t)0xFFFFFFFF)  /* Start of transmit list */
6868
6869 /* Bit definition for Ethernet DMA Status Register */
6870 #define ETH_DMASR_TSTS       ((uint32_t)0x20000000)  /* Time-stamp trigger status */
6871 #define ETH_DMASR_PMTS       ((uint32_t)0x10000000)  /* PMT status */
6872 #define ETH_DMASR_MMCS       ((uint32_t)0x08000000)  /* MMC status */
6873 #define ETH_DMASR_EBS        ((uint32_t)0x03800000)  /* Error bits status */
6874   /* combination with EBS[2:0] for GetFlagStatus function */
6875   #define ETH_DMASR_EBS_DescAccess      ((uint32_t)0x02000000)  /* Error bits 0-data buffer, 1-desc. access */
6876   #define ETH_DMASR_EBS_ReadTransf      ((uint32_t)0x01000000)  /* Error bits 0-write trnsf, 1-read transfr */
6877   #define ETH_DMASR_EBS_DataTransfTx    ((uint32_t)0x00800000)  /* Error bits 0-Rx DMA, 1-Tx DMA */
6878 #define ETH_DMASR_TPS         ((uint32_t)0x00700000)  /* Transmit process state */
6879   #define ETH_DMASR_TPS_Stopped         ((uint32_t)0x00000000)  /* Stopped - Reset or Stop Tx Command issued  */
6880   #define ETH_DMASR_TPS_Fetching        ((uint32_t)0x00100000)  /* Running - fetching the Tx descriptor */
6881   #define ETH_DMASR_TPS_Waiting         ((uint32_t)0x00200000)  /* Running - waiting for status */
6882   #define ETH_DMASR_TPS_Reading         ((uint32_t)0x00300000)  /* Running - reading the data from host memory */
6883   #define ETH_DMASR_TPS_Suspended       ((uint32_t)0x00600000)  /* Suspended - Tx Descriptor unavailabe */
6884   #define ETH_DMASR_TPS_Closing         ((uint32_t)0x00700000)  /* Running - closing Rx descriptor */
6885 #define ETH_DMASR_RPS         ((uint32_t)0x000E0000)  /* Receive process state */
6886   #define ETH_DMASR_RPS_Stopped         ((uint32_t)0x00000000)  /* Stopped - Reset or Stop Rx Command issued */
6887   #define ETH_DMASR_RPS_Fetching        ((uint32_t)0x00020000)  /* Running - fetching the Rx descriptor */
6888   #define ETH_DMASR_RPS_Waiting         ((uint32_t)0x00060000)  /* Running - waiting for packet */
6889   #define ETH_DMASR_RPS_Suspended       ((uint32_t)0x00080000)  /* Suspended - Rx Descriptor unavailable */
6890   #define ETH_DMASR_RPS_Closing         ((uint32_t)0x000A0000)  /* Running - closing descriptor */
6891   #define ETH_DMASR_RPS_Queuing         ((uint32_t)0x000E0000)  /* Running - queuing the recieve frame into host memory */
6892 #define ETH_DMASR_NIS        ((uint32_t)0x00010000)  /* Normal interrupt summary */
6893 #define ETH_DMASR_AIS        ((uint32_t)0x00008000)  /* Abnormal interrupt summary */
6894 #define ETH_DMASR_ERS        ((uint32_t)0x00004000)  /* Early receive status */
6895 #define ETH_DMASR_FBES       ((uint32_t)0x00002000)  /* Fatal bus error status */
6896 #define ETH_DMASR_ETS        ((uint32_t)0x00000400)  /* Early transmit status */
6897 #define ETH_DMASR_RWTS       ((uint32_t)0x00000200)  /* Receive watchdog timeout status */
6898 #define ETH_DMASR_RPSS       ((uint32_t)0x00000100)  /* Receive process stopped status */
6899 #define ETH_DMASR_RBUS       ((uint32_t)0x00000080)  /* Receive buffer unavailable status */
6900 #define ETH_DMASR_RS         ((uint32_t)0x00000040)  /* Receive status */
6901 #define ETH_DMASR_TUS        ((uint32_t)0x00000020)  /* Transmit underflow status */
6902 #define ETH_DMASR_ROS        ((uint32_t)0x00000010)  /* Receive overflow status */
6903 #define ETH_DMASR_TJTS       ((uint32_t)0x00000008)  /* Transmit jabber timeout status */
6904 #define ETH_DMASR_TBUS       ((uint32_t)0x00000004)  /* Transmit buffer unavailable status */
6905 #define ETH_DMASR_TPSS       ((uint32_t)0x00000002)  /* Transmit process stopped status */
6906 #define ETH_DMASR_TS         ((uint32_t)0x00000001)  /* Transmit status */
6907
6908 /* Bit definition for Ethernet DMA Operation Mode Register */
6909 #define ETH_DMAOMR_DTCEFD    ((uint32_t)0x04000000)  /* Disable Dropping of TCP/IP checksum error frames */
6910 #define ETH_DMAOMR_RSF       ((uint32_t)0x02000000)  /* Receive store and forward */
6911 #define ETH_DMAOMR_DFRF      ((uint32_t)0x01000000)  /* Disable flushing of received frames */
6912 #define ETH_DMAOMR_TSF       ((uint32_t)0x00200000)  /* Transmit store and forward */
6913 #define ETH_DMAOMR_FTF       ((uint32_t)0x00100000)  /* Flush transmit FIFO */
6914 #define ETH_DMAOMR_TTC       ((uint32_t)0x0001C000)  /* Transmit threshold control */
6915   #define ETH_DMAOMR_TTC_64Bytes       ((uint32_t)0x00000000)  /* threshold level of the MTL Transmit FIFO is 64 Bytes */
6916   #define ETH_DMAOMR_TTC_128Bytes      ((uint32_t)0x00004000)  /* threshold level of the MTL Transmit FIFO is 128 Bytes */
6917   #define ETH_DMAOMR_TTC_192Bytes      ((uint32_t)0x00008000)  /* threshold level of the MTL Transmit FIFO is 192 Bytes */
6918   #define ETH_DMAOMR_TTC_256Bytes      ((uint32_t)0x0000C000)  /* threshold level of the MTL Transmit FIFO is 256 Bytes */
6919   #define ETH_DMAOMR_TTC_40Bytes       ((uint32_t)0x00010000)  /* threshold level of the MTL Transmit FIFO is 40 Bytes */
6920   #define ETH_DMAOMR_TTC_32Bytes       ((uint32_t)0x00014000)  /* threshold level of the MTL Transmit FIFO is 32 Bytes */
6921   #define ETH_DMAOMR_TTC_24Bytes       ((uint32_t)0x00018000)  /* threshold level of the MTL Transmit FIFO is 24 Bytes */
6922   #define ETH_DMAOMR_TTC_16Bytes       ((uint32_t)0x0001C000)  /* threshold level of the MTL Transmit FIFO is 16 Bytes */
6923 #define ETH_DMAOMR_ST        ((uint32_t)0x00002000)  /* Start/stop transmission command */
6924 #define ETH_DMAOMR_FEF       ((uint32_t)0x00000080)  /* Forward error frames */
6925 #define ETH_DMAOMR_FUGF      ((uint32_t)0x00000040)  /* Forward undersized good frames */
6926 #define ETH_DMAOMR_RTC       ((uint32_t)0x00000018)  /* receive threshold control */
6927   #define ETH_DMAOMR_RTC_64Bytes       ((uint32_t)0x00000000)  /* threshold level of the MTL Receive FIFO is 64 Bytes */
6928   #define ETH_DMAOMR_RTC_32Bytes       ((uint32_t)0x00000008)  /* threshold level of the MTL Receive FIFO is 32 Bytes */
6929   #define ETH_DMAOMR_RTC_96Bytes       ((uint32_t)0x00000010)  /* threshold level of the MTL Receive FIFO is 96 Bytes */
6930   #define ETH_DMAOMR_RTC_128Bytes      ((uint32_t)0x00000018)  /* threshold level of the MTL Receive FIFO is 128 Bytes */
6931 #define ETH_DMAOMR_OSF       ((uint32_t)0x00000004)  /* operate on second frame */
6932 #define ETH_DMAOMR_SR        ((uint32_t)0x00000002)  /* Start/stop receive */
6933
6934 /* Bit definition for Ethernet DMA Interrupt Enable Register */
6935 #define ETH_DMAIER_NISE      ((uint32_t)0x00010000)  /* Normal interrupt summary enable */
6936 #define ETH_DMAIER_AISE      ((uint32_t)0x00008000)  /* Abnormal interrupt summary enable */
6937 #define ETH_DMAIER_ERIE      ((uint32_t)0x00004000)  /* Early receive interrupt enable */
6938 #define ETH_DMAIER_FBEIE     ((uint32_t)0x00002000)  /* Fatal bus error interrupt enable */
6939 #define ETH_DMAIER_ETIE      ((uint32_t)0x00000400)  /* Early transmit interrupt enable */
6940 #define ETH_DMAIER_RWTIE     ((uint32_t)0x00000200)  /* Receive watchdog timeout interrupt enable */
6941 #define ETH_DMAIER_RPSIE     ((uint32_t)0x00000100)  /* Receive process stopped interrupt enable */
6942 #define ETH_DMAIER_RBUIE     ((uint32_t)0x00000080)  /* Receive buffer unavailable interrupt enable */
6943 #define ETH_DMAIER_RIE       ((uint32_t)0x00000040)  /* Receive interrupt enable */
6944 #define ETH_DMAIER_TUIE      ((uint32_t)0x00000020)  /* Transmit Underflow interrupt enable */
6945 #define ETH_DMAIER_ROIE      ((uint32_t)0x00000010)  /* Receive Overflow interrupt enable */
6946 #define ETH_DMAIER_TJTIE     ((uint32_t)0x00000008)  /* Transmit jabber timeout interrupt enable */
6947 #define ETH_DMAIER_TBUIE     ((uint32_t)0x00000004)  /* Transmit buffer unavailable interrupt enable */
6948 #define ETH_DMAIER_TPSIE     ((uint32_t)0x00000002)  /* Transmit process stopped interrupt enable */
6949 #define ETH_DMAIER_TIE       ((uint32_t)0x00000001)  /* Transmit interrupt enable */
6950
6951 /* Bit definition for Ethernet DMA Missed Frame and Buffer Overflow Counter Register */
6952 #define ETH_DMAMFBOCR_OFOC   ((uint32_t)0x10000000)  /* Overflow bit for FIFO overflow counter */
6953 #define ETH_DMAMFBOCR_MFA    ((uint32_t)0x0FFE0000)  /* Number of frames missed by the application */
6954 #define ETH_DMAMFBOCR_OMFC   ((uint32_t)0x00010000)  /* Overflow bit for missed frame counter */
6955 #define ETH_DMAMFBOCR_MFC    ((uint32_t)0x0000FFFF)  /* Number of frames missed by the controller */
6956
6957 /* Bit definition for Ethernet DMA Current Host Transmit Descriptor Register */
6958 #define ETH_DMACHTDR_HTDAP   ((uint32_t)0xFFFFFFFF)  /* Host transmit descriptor address pointer */
6959
6960 /* Bit definition for Ethernet DMA Current Host Receive Descriptor Register */
6961 #define ETH_DMACHRDR_HRDAP   ((uint32_t)0xFFFFFFFF)  /* Host receive descriptor address pointer */
6962
6963 /* Bit definition for Ethernet DMA Current Host Transmit Buffer Address Register */
6964 #define ETH_DMACHTBAR_HTBAP  ((uint32_t)0xFFFFFFFF)  /* Host transmit buffer address pointer */
6965
6966 /* Bit definition for Ethernet DMA Current Host Receive Buffer Address Register */
6967 #define ETH_DMACHRBAR_HRBAP  ((uint32_t)0xFFFFFFFF)  /* Host receive buffer address pointer */
6968
6969 /**
6970   * @}
6971   */
6972
6973  /**
6974   * @}
6975   */
6976
6977 #ifdef USE_STDPERIPH_DRIVER
6978   #include "stm32f4xx_conf.h"
6979 #endif /* USE_STDPERIPH_DRIVER */
6980
6981 /** @addtogroup Exported_macro
6982   * @{
6983   */
6984
6985 #define SET_BIT(REG, BIT)     ((REG) |= (BIT))
6986
6987 #define CLEAR_BIT(REG, BIT)   ((REG) &= ~(BIT))
6988
6989 #define READ_BIT(REG, BIT)    ((REG) & (BIT))
6990
6991 #define CLEAR_REG(REG)        ((REG) = (0x0))
6992
6993 #define WRITE_REG(REG, VAL)   ((REG) = (VAL))
6994
6995 #define READ_REG(REG)         ((REG))
6996
6997 #define MODIFY_REG(REG, CLEARMASK, SETMASK)  WRITE_REG((REG), (((READ_REG(REG)) & (~(CLEARMASK))) | (SETMASK)))
6998
6999 /**
7000   * @}
7001   */
7002
7003 #ifdef __cplusplus
7004 }
7005 #endif /* __cplusplus */
7006
7007 #endif /* __STM32F4xx_H */
7008
7009 /**
7010   * @}
7011   */
7012
7013   /**
7014   * @}
7015   */
7016
7017 /******************* (C) COPYRIGHT 2011 STMicroelectronics *****END OF FILE****/