git.gag.com Git - fw/stlink/blob - example/libs_stm/inc/stm32l1xx/stm32l1xx_rcc.h

   1 /**\r
   2   ******************************************************************************\r
   3   * @file    stm32l1xx_rcc.h\r
   4   * @author  MCD Application Team\r
   5   * @version V1.0.0\r
   6   * @date    31-December-2010\r
   7   * @brief   This file contains all the functions prototypes for the RCC \r
   8   *          firmware library.\r
   9   ******************************************************************************\r
  10   * @attention\r
  11   *\r
  12   * THE PRESENT FIRMWARE WHICH IS FOR GUIDANCE ONLY AIMS AT PROVIDING CUSTOMERS\r
  13   * WITH CODING INFORMATION REGARDING THEIR PRODUCTS IN ORDER FOR THEM TO SAVE\r
  14   * TIME. AS A RESULT, STMICROELECTRONICS SHALL NOT BE HELD LIABLE FOR ANY\r
  15   * DIRECT, INDIRECT OR CONSEQUENTIAL DAMAGES WITH RESPECT TO ANY CLAIMS ARISING\r
  16   * FROM THE CONTENT OF SUCH FIRMWARE AND/OR THE USE MADE BY CUSTOMERS OF THE\r
  17   * CODING INFORMATION CONTAINED HEREIN IN CONNECTION WITH THEIR PRODUCTS.\r
  18   *\r
  19   * <h2><center>&copy; COPYRIGHT 2010 STMicroelectronics</center></h2>\r
  20   ******************************************************************************  \r
  21   */ \r
  22 \r
  23 /* Define to prevent recursive inclusion -------------------------------------*/\r
  24 #ifndef __STM32L1xx_RCC_H\r
  25 #define __STM32L1xx_RCC_H\r
  26 \r
  27 #ifdef __cplusplus\r
  28  extern "C" {\r
  29 #endif\r
  30 \r
  31 /* Includes ------------------------------------------------------------------*/\r
  32 #include "stm32l1xx.h"\r
  33 \r
  34 /** @addtogroup STM32L1xx_StdPeriph_Driver\r
  35   * @{\r
  36   */\r
  37 \r
  38 /** @addtogroup RCC\r
  39   * @{\r
  40   */\r
  41 \r
  42 /* Exported types ------------------------------------------------------------*/\r
  43 \r
  44 typedef struct\r
  45 {\r
  46   uint32_t SYSCLK_Frequency;\r
  47   uint32_t HCLK_Frequency;\r
  48   uint32_t PCLK1_Frequency;\r
  49   uint32_t PCLK2_Frequency;\r
  50 }RCC_ClocksTypeDef;\r
  51 \r
  52 /* Exported constants --------------------------------------------------------*/\r
  53 \r
  54 /** @defgroup RCC_Exported_Constants\r
  55   * @{\r
  56   */\r
  57 \r
  58 /** @defgroup HSE_configuration \r
  59   * @{\r
  60   */\r
  61 \r
  62 #define RCC_HSE_OFF                      ((uint8_t)0x00)\r
  63 #define RCC_HSE_ON                       ((uint8_t)0x01)\r
  64 #define RCC_HSE_Bypass                   ((uint8_t)0x05)\r
  65 #define IS_RCC_HSE(HSE) (((HSE) == RCC_HSE_OFF) || ((HSE) == RCC_HSE_ON) || \\r
  66                          ((HSE) == RCC_HSE_Bypass))\r
  67 \r
  68 /**\r
  69   * @}\r
  70   */ \r
  71 \r
  72 /** @defgroup MSI_Clock_Range \r
  73   * @{\r
  74   */\r
  75 \r
  76 #define RCC_MSIRange_0                   RCC_ICSCR_MSIRANGE_0 /*!< MSI = 65.536 KHz  */\r
  77 #define RCC_MSIRange_1                   RCC_ICSCR_MSIRANGE_1 /*!< MSI = 131.072 KHz */\r
  78 #define RCC_MSIRange_2                   RCC_ICSCR_MSIRANGE_2 /*!< MSI = 262.144 KHz */\r
  79 #define RCC_MSIRange_3                   RCC_ICSCR_MSIRANGE_3 /*!< MSI = 524.288 KHz */\r
  80 #define RCC_MSIRange_4                   RCC_ICSCR_MSIRANGE_4 /*!< MSI = 1.048 MHz   */\r
  81 #define RCC_MSIRange_5                   RCC_ICSCR_MSIRANGE_5 /*!< MSI = 2.097 MHz   */\r
  82 #define RCC_MSIRange_6                   RCC_ICSCR_MSIRANGE_6 /*!< MSI = 4.194 MHz   */\r
  83 \r
  84 #define IS_RCC_MSI_CLOCK_RANGE(RANGE) (((RANGE) == RCC_MSIRange_0) || \\r
  85                                        ((RANGE) == RCC_MSIRange_1) || \\r
  86                                        ((RANGE) == RCC_MSIRange_2) || \\r
  87                                        ((RANGE) == RCC_MSIRange_3) || \\r
  88                                        ((RANGE) == RCC_MSIRange_4) || \\r
  89                                        ((RANGE) == RCC_MSIRange_5) || \\r
  90                                        ((RANGE) == RCC_MSIRange_6))\r
  91 \r
  92 /**\r
  93   * @}\r
  94   */ \r
  95   \r
  96 /** @defgroup PLL_Clock_Source \r
  97   * @{\r
  98   */\r
  99 \r
 100 #define RCC_PLLSource_HSI                ((uint8_t)0x00)\r
 101 #define RCC_PLLSource_HSE                ((uint8_t)0x01)\r
 102 \r
 103 #define IS_RCC_PLL_SOURCE(SOURCE) (((SOURCE) == RCC_PLLSource_HSI) || \\r
 104                                    ((SOURCE) == RCC_PLLSource_HSE))\r
 105 /**\r
 106   * @}\r
 107   */ \r
 108 \r
 109 /** @defgroup PLL_Multiplication_Factor \r
 110   * @{\r
 111   */\r
 112 \r
 113 #define RCC_PLLMul_3                     ((uint8_t)0x00)\r
 114 #define RCC_PLLMul_4                     ((uint8_t)0x04)\r
 115 #define RCC_PLLMul_6                     ((uint8_t)0x08)\r
 116 #define RCC_PLLMul_8                     ((uint8_t)0x0C)\r
 117 #define RCC_PLLMul_12                    ((uint8_t)0x10)\r
 118 #define RCC_PLLMul_16                    ((uint8_t)0x14)\r
 119 #define RCC_PLLMul_24                    ((uint8_t)0x18)\r
 120 #define RCC_PLLMul_32                    ((uint8_t)0x1C)\r
 121 #define RCC_PLLMul_48                    ((uint8_t)0x20)\r
 122 \r
 123 \r
 124 #define IS_RCC_PLL_MUL(MUL) (((MUL) == RCC_PLLMul_3) || ((MUL) == RCC_PLLMul_4) || \\r
 125                              ((MUL) == RCC_PLLMul_6) || ((MUL) == RCC_PLLMul_8) || \\r
 126                              ((MUL) == RCC_PLLMul_12) || ((MUL) == RCC_PLLMul_16) || \\r
 127                              ((MUL) == RCC_PLLMul_24) || ((MUL) == RCC_PLLMul_32) || \\r
 128                              ((MUL) == RCC_PLLMul_48))\r
 129 /**\r
 130   * @}\r
 131   */\r
 132 \r
 133 /** @defgroup PLL_Divider_Factor \r
 134   * @{\r
 135   */\r
 136 \r
 137 #define RCC_PLLDiv_2                     ((uint8_t)0x40)\r
 138 #define RCC_PLLDiv_3                     ((uint8_t)0x80)\r
 139 #define RCC_PLLDiv_4                     ((uint8_t)0xC0)\r
 140 \r
 141 \r
 142 #define IS_RCC_PLL_DIV(DIV) (((DIV) == RCC_PLLDiv_2) || ((DIV) == RCC_PLLDiv_3) || \\r
 143                              ((DIV) == RCC_PLLDiv_4))\r
 144 /**\r
 145   * @}\r
 146   */\r
 147   \r
 148 /** @defgroup System_Clock_Source \r
 149   * @{\r
 150   */\r
 151 \r
 152 #define RCC_SYSCLKSource_MSI             RCC_CFGR_SW_MSI\r
 153 #define RCC_SYSCLKSource_HSI             RCC_CFGR_SW_HSI\r
 154 #define RCC_SYSCLKSource_HSE             RCC_CFGR_SW_HSE\r
 155 #define RCC_SYSCLKSource_PLLCLK          RCC_CFGR_SW_PLL\r
 156 #define IS_RCC_SYSCLK_SOURCE(SOURCE) (((SOURCE) == RCC_SYSCLKSource_MSI) || \\r
 157                                       ((SOURCE) == RCC_SYSCLKSource_HSI) || \\r
 158                                       ((SOURCE) == RCC_SYSCLKSource_HSE) || \\r
 159                                       ((SOURCE) == RCC_SYSCLKSource_PLLCLK))\r
 160 /**\r
 161   * @}\r
 162   */\r
 163 \r
 164 /** @defgroup AHB_Clock_Source\r
 165   * @{\r
 166   */\r
 167 \r
 168 #define RCC_SYSCLK_Div1                  RCC_CFGR_HPRE_DIV1\r
 169 #define RCC_SYSCLK_Div2                  RCC_CFGR_HPRE_DIV2\r
 170 #define RCC_SYSCLK_Div4                  RCC_CFGR_HPRE_DIV4\r
 171 #define RCC_SYSCLK_Div8                  RCC_CFGR_HPRE_DIV8\r
 172 #define RCC_SYSCLK_Div16                 RCC_CFGR_HPRE_DIV16\r
 173 #define RCC_SYSCLK_Div64                 RCC_CFGR_HPRE_DIV64\r
 174 #define RCC_SYSCLK_Div128                RCC_CFGR_HPRE_DIV128\r
 175 #define RCC_SYSCLK_Div256                RCC_CFGR_HPRE_DIV256\r
 176 #define RCC_SYSCLK_Div512                RCC_CFGR_HPRE_DIV512\r
 177 #define IS_RCC_HCLK(HCLK) (((HCLK) == RCC_SYSCLK_Div1) || ((HCLK) == RCC_SYSCLK_Div2) || \\r
 178                            ((HCLK) == RCC_SYSCLK_Div4) || ((HCLK) == RCC_SYSCLK_Div8) || \\r
 179                            ((HCLK) == RCC_SYSCLK_Div16) || ((HCLK) == RCC_SYSCLK_Div64) || \\r
 180                            ((HCLK) == RCC_SYSCLK_Div128) || ((HCLK) == RCC_SYSCLK_Div256) || \\r
 181                            ((HCLK) == RCC_SYSCLK_Div512))\r
 182 /**\r
 183   * @}\r
 184   */ \r
 185 \r
 186 /** @defgroup APB1_APB2_Clock_Source\r
 187   * @{\r
 188   */\r
 189 \r
 190 #define RCC_HCLK_Div1                    RCC_CFGR_PPRE1_DIV1\r
 191 #define RCC_HCLK_Div2                    RCC_CFGR_PPRE1_DIV2\r
 192 #define RCC_HCLK_Div4                    RCC_CFGR_PPRE1_DIV4\r
 193 #define RCC_HCLK_Div8                    RCC_CFGR_PPRE1_DIV8\r
 194 #define RCC_HCLK_Div16                   RCC_CFGR_PPRE1_DIV16\r
 195 #define IS_RCC_PCLK(PCLK) (((PCLK) == RCC_HCLK_Div1) || ((PCLK) == RCC_HCLK_Div2) || \\r
 196                            ((PCLK) == RCC_HCLK_Div4) || ((PCLK) == RCC_HCLK_Div8) || \\r
 197                            ((PCLK) == RCC_HCLK_Div16))\r
 198 /**\r
 199   * @}\r
 200   */\r
 201   \r
 202 \r
 203 /** @defgroup RCC_Interrupt_Source \r
 204   * @{\r
 205   */\r
 206 \r
 207 #define RCC_IT_LSIRDY                    ((uint8_t)0x01)\r
 208 #define RCC_IT_LSERDY                    ((uint8_t)0x02)\r
 209 #define RCC_IT_HSIRDY                    ((uint8_t)0x04)\r
 210 #define RCC_IT_HSERDY                    ((uint8_t)0x08)\r
 211 #define RCC_IT_PLLRDY                    ((uint8_t)0x10)\r
 212 #define RCC_IT_MSIRDY                    ((uint8_t)0x20)\r
 213 #define RCC_IT_CSS                       ((uint8_t)0x80)\r
 214 \r
 215 #define IS_RCC_IT(IT) ((((IT) & (uint8_t)0xC0) == 0x00) && ((IT) != 0x00))\r
 216 \r
 217 #define IS_RCC_GET_IT(IT) (((IT) == RCC_IT_LSIRDY) || ((IT) == RCC_IT_LSERDY) || \\r
 218                            ((IT) == RCC_IT_HSIRDY) || ((IT) == RCC_IT_HSERDY) || \\r
 219                            ((IT) == RCC_IT_PLLRDY) || ((IT) == RCC_IT_MSIRDY) || \\r
 220                            ((IT) == RCC_IT_CSS))\r
 221 \r
 222 #define IS_RCC_CLEAR_IT(IT) ((((IT) & (uint8_t)0x40) == 0x00) && ((IT) != 0x00))\r
 223 \r
 224 /**\r
 225   * @}\r
 226   */\r
 227   \r
 228 /** @defgroup LSE_Configuration \r
 229   * @{\r
 230   */\r
 231 \r
 232 #define RCC_LSE_OFF                      ((uint8_t)0x00)\r
 233 #define RCC_LSE_ON                       ((uint8_t)0x01)\r
 234 #define RCC_LSE_Bypass                   ((uint8_t)0x05)\r
 235 #define IS_RCC_LSE(LSE) (((LSE) == RCC_LSE_OFF) || ((LSE) == RCC_LSE_ON) || \\r
 236                          ((LSE) == RCC_LSE_Bypass))\r
 237 /**\r
 238   * @}\r
 239   */\r
 240 \r
 241 /** @defgroup RTC_Clock_Source\r
 242   * @{\r
 243   */\r
 244 \r
 245 #define RCC_RTCCLKSource_LSE             RCC_CSR_RTCSEL_LSE\r
 246 #define RCC_RTCCLKSource_LSI             RCC_CSR_RTCSEL_LSI\r
 247 #define RCC_RTCCLKSource_HSE_Div2        RCC_CSR_RTCSEL_HSE\r
 248 #define RCC_RTCCLKSource_HSE_Div4        ((uint32_t)RCC_CSR_RTCSEL_HSE | RCC_CR_RTCPRE_0)\r
 249 #define RCC_RTCCLKSource_HSE_Div8        ((uint32_t)RCC_CSR_RTCSEL_HSE | RCC_CR_RTCPRE_1)\r
 250 #define RCC_RTCCLKSource_HSE_Div16       ((uint32_t)RCC_CSR_RTCSEL_HSE | RCC_CR_RTCPRE)\r
 251 #define IS_RCC_RTCCLK_SOURCE(SOURCE) (((SOURCE) == RCC_RTCCLKSource_LSE) || \\r
 252                                       ((SOURCE) == RCC_RTCCLKSource_LSI) || \\r
 253                                       ((SOURCE) == RCC_RTCCLKSource_HSE_Div2) || \\r
 254                                       ((SOURCE) == RCC_RTCCLKSource_HSE_Div4) || \\r
 255                                       ((SOURCE) == RCC_RTCCLKSource_HSE_Div8) || \\r
 256                                       ((SOURCE) == RCC_RTCCLKSource_HSE_Div16))\r
 257 /**\r
 258   * @}\r
 259   */\r
 260 \r
 261 /** @defgroup AHB_Peripherals \r
 262   * @{\r
 263   */\r
 264 \r
 265 #define RCC_AHBPeriph_GPIOA               RCC_AHBENR_GPIOAEN\r
 266 #define RCC_AHBPeriph_GPIOB               RCC_AHBENR_GPIOBEN\r
 267 #define RCC_AHBPeriph_GPIOC               RCC_AHBENR_GPIOCEN\r
 268 #define RCC_AHBPeriph_GPIOD               RCC_AHBENR_GPIODEN\r
 269 #define RCC_AHBPeriph_GPIOE               RCC_AHBENR_GPIOEEN\r
 270 #define RCC_AHBPeriph_GPIOH               RCC_AHBENR_GPIOHEN\r
 271 #define RCC_AHBPeriph_CRC                 RCC_AHBENR_CRCEN\r
 272 #define RCC_AHBPeriph_FLITF               RCC_AHBENR_FLITFEN\r
 273 #define RCC_AHBPeriph_SRAM                RCC_AHBLPENR_SRAMLPEN\r
 274 #define RCC_AHBPeriph_DMA1                RCC_AHBENR_DMA1EN\r
 275 \r
 276 #define IS_RCC_AHB_PERIPH(PERIPH) ((((PERIPH) & 0xFEFF6FC0) == 0x00) && ((PERIPH) != 0x00))\r
 277 #define IS_RCC_AHB_LPMODE_PERIPH(PERIPH) ((((PERIPH) & 0xFEFE6FC0) == 0x00) && ((PERIPH) != 0x00))\r
 278 \r
 279 /**\r
 280   * @}\r
 281   */\r
 282 \r
 283 /** @defgroup APB2_Peripherals \r
 284   * @{\r
 285   */\r
 286 \r
 287 #define RCC_APB2Periph_SYSCFG            RCC_APB2ENR_SYSCFGEN\r
 288 #define RCC_APB2Periph_TIM9              RCC_APB2ENR_TIM9EN\r
 289 #define RCC_APB2Periph_TIM10             RCC_APB2ENR_TIM10EN\r
 290 #define RCC_APB2Periph_TIM11             RCC_APB2ENR_TIM11EN\r
 291 #define RCC_APB2Periph_ADC1              RCC_APB2ENR_ADC1EN\r
 292 #define RCC_APB2Periph_SPI1              RCC_APB2ENR_SPI1EN\r
 293 #define RCC_APB2Periph_USART1            RCC_APB2ENR_USART1EN\r
 294 \r
 295 #define IS_RCC_APB2_PERIPH(PERIPH) ((((PERIPH) & 0xFFFFADE2) == 0x00) && ((PERIPH) != 0x00))\r
 296 /**\r
 297   * @}\r
 298   */ \r
 299 \r
 300 /** @defgroup APB1_Peripherals \r
 301   * @{\r
 302   */\r
 303 \r
 304 #define RCC_APB1Periph_TIM2              RCC_APB1ENR_TIM2EN\r
 305 #define RCC_APB1Periph_TIM3              RCC_APB1ENR_TIM3EN\r
 306 #define RCC_APB1Periph_TIM4              RCC_APB1ENR_TIM4EN\r
 307 #define RCC_APB1Periph_TIM6              RCC_APB1ENR_TIM6EN\r
 308 #define RCC_APB1Periph_TIM7              RCC_APB1ENR_TIM7EN\r
 309 #define RCC_APB1Periph_LCD               RCC_APB1ENR_LCDEN\r
 310 #define RCC_APB1Periph_WWDG              RCC_APB1ENR_WWDGEN\r
 311 #define RCC_APB1Periph_SPI2              RCC_APB1ENR_SPI2EN\r
 312 #define RCC_APB1Periph_USART2            RCC_APB1ENR_USART2EN\r
 313 #define RCC_APB1Periph_USART3            RCC_APB1ENR_USART3EN\r
 314 #define RCC_APB1Periph_I2C1              RCC_APB1ENR_I2C1EN\r
 315 #define RCC_APB1Periph_I2C2              RCC_APB1ENR_I2C2EN\r
 316 #define RCC_APB1Periph_USB               RCC_APB1ENR_USBEN\r
 317 #define RCC_APB1Periph_PWR               RCC_APB1ENR_PWREN\r
 318 #define RCC_APB1Periph_DAC               RCC_APB1ENR_DACEN\r
 319 #define RCC_APB1Periph_COMP              RCC_APB1ENR_COMPEN\r
 320 \r
 321 #define IS_RCC_APB1_PERIPH(PERIPH) ((((PERIPH) & 0x4F19B5C8) == 0x00) && ((PERIPH) != 0x00))\r
 322 /**\r
 323   * @}\r
 324   */\r
 325 \r
 326 /** @defgroup MCO_Clock_Source\r
 327   * @{\r
 328   */\r
 329 \r
 330 #define RCC_MCOSource_NoClock            ((uint8_t)0x00)\r
 331 #define RCC_MCOSource_SYSCLK             ((uint8_t)0x01)\r
 332 #define RCC_MCOSource_HSI                ((uint8_t)0x02)\r
 333 #define RCC_MCOSource_MSI                ((uint8_t)0x03)\r
 334 #define RCC_MCOSource_HSE                ((uint8_t)0x04)\r
 335 #define RCC_MCOSource_PLLCLK             ((uint8_t)0x05)\r
 336 #define RCC_MCOSource_LSI                ((uint8_t)0x06)\r
 337 #define RCC_MCOSource_LSE                ((uint8_t)0x07)\r
 338 \r
 339 #define IS_RCC_MCO_SOURCE(SOURCE) (((SOURCE) == RCC_MCOSource_NoClock) || ((SOURCE) == RCC_MCOSource_SYSCLK) || \\r
 340                                    ((SOURCE) == RCC_MCOSource_HSI)  || ((SOURCE) == RCC_MCOSource_MSI) || \\r
 341                                    ((SOURCE) == RCC_MCOSource_HSE)  || ((SOURCE) == RCC_MCOSource_PLLCLK) || \\r
 342                                    ((SOURCE) == RCC_MCOSource_LSI) || ((SOURCE) == RCC_MCOSource_LSE))\r
 343 /**\r
 344   * @}\r
 345   */\r
 346 \r
 347 /** @defgroup MCO_Output_Divider \r
 348   * @{\r
 349   */\r
 350 \r
 351 #define RCC_MCODiv_1                     ((uint8_t)0x00)\r
 352 #define RCC_MCODiv_2                     ((uint8_t)0x10)\r
 353 #define RCC_MCODiv_4                     ((uint8_t)0x20)\r
 354 #define RCC_MCODiv_8                     ((uint8_t)0x30)\r
 355 #define RCC_MCODiv_16                    ((uint8_t)0x40)\r
 356 \r
 357 #define IS_RCC_MCO_DIV(DIV) (((DIV) == RCC_MCODiv_1) || ((DIV) == RCC_MCODiv_2) || \\r
 358                              ((DIV) == RCC_MCODiv_4)  || ((DIV) == RCC_MCODiv_8) || \\r
 359                              ((DIV) == RCC_MCODiv_16))\r
 360 /**\r
 361   * @}\r
 362   */  \r
 363 \r
 364 /** @defgroup RCC_Flag \r
 365   * @{\r
 366   */\r
 367 \r
 368 #define RCC_FLAG_HSIRDY                  ((uint8_t)0x21)\r
 369 #define RCC_FLAG_MSIRDY                  ((uint8_t)0x29)\r
 370 #define RCC_FLAG_HSERDY                  ((uint8_t)0x31)\r
 371 #define RCC_FLAG_PLLRDY                  ((uint8_t)0x39)\r
 372 #define RCC_FLAG_LSERDY                  ((uint8_t)0x49)\r
 373 #define RCC_FLAG_LSIRDY                  ((uint8_t)0x41)\r
 374 #define RCC_FLAG_OBLRST                  ((uint8_t)0x59)\r
 375 #define RCC_FLAG_PINRST                  ((uint8_t)0x5A)\r
 376 #define RCC_FLAG_PORRST                  ((uint8_t)0x5B)\r
 377 #define RCC_FLAG_SFTRST                  ((uint8_t)0x5C)\r
 378 #define RCC_FLAG_IWDGRST                 ((uint8_t)0x5D)\r
 379 #define RCC_FLAG_WWDGRST                 ((uint8_t)0x5E)\r
 380 #define RCC_FLAG_LPWRRST                 ((uint8_t)0x5F)\r
 381 \r
 382 #define IS_RCC_FLAG(FLAG) (((FLAG) == RCC_FLAG_HSIRDY) || ((FLAG) == RCC_FLAG_HSERDY) || \\r
 383                            ((FLAG) == RCC_FLAG_MSIRDY) || ((FLAG) == RCC_FLAG_PLLRDY) || \\r
 384                            ((FLAG) == RCC_FLAG_LSERDY) || ((FLAG) == RCC_FLAG_LSIRDY) || \\r
 385                            ((FLAG) == RCC_FLAG_PINRST) || ((FLAG) == RCC_FLAG_PORRST) || \\r
 386                            ((FLAG) == RCC_FLAG_SFTRST) || ((FLAG) == RCC_FLAG_IWDGRST)|| \\r
 387                            ((FLAG) == RCC_FLAG_WWDGRST)|| ((FLAG) == RCC_FLAG_LPWRRST)|| \\r
 388                            ((FLAG) == RCC_FLAG_WWDGRST))\r
 389 \r
 390 #define IS_RCC_HSI_CALIBRATION_VALUE(VALUE) ((VALUE) <= 0x1F)\r
 391 #define IS_RCC_MSI_CALIBRATION_VALUE(VALUE) ((VALUE) <= 0x3F)\r
 392 \r
 393 /**\r
 394   * @}\r
 395   */\r
 396 \r
 397 /**\r
 398   * @}\r
 399   */\r
 400 \r
 401 /* Exported macro ------------------------------------------------------------*/\r
 402 /* Exported functions ------------------------------------------------------- */\r
 403 \r
 404 /* Function used to set the RCC clock configuration to the default reset state */\r
 405 void RCC_DeInit(void);\r
 406 \r
 407 /* Internal/external clocks, PLL, CSS and MCO configuration functions *********/\r
 408 void RCC_HSEConfig(uint8_t RCC_HSE);\r
 409 ErrorStatus RCC_WaitForHSEStartUp(void);\r
 410 void RCC_MSIRangeConfig(uint32_t RCC_MSIRange);\r
 411 void RCC_AdjustMSICalibrationValue(uint8_t MSICalibrationValue);\r
 412 void RCC_MSICmd(FunctionalState NewState);\r
 413 void RCC_AdjustHSICalibrationValue(uint8_t HSICalibrationValue);\r
 414 void RCC_HSICmd(FunctionalState NewState);\r
 415 void RCC_LSEConfig(uint8_t RCC_LSE);\r
 416 void RCC_LSICmd(FunctionalState NewState);\r
 417 void RCC_PLLConfig(uint8_t RCC_PLLSource, uint8_t RCC_PLLMul, uint8_t RCC_PLLDiv);\r
 418 void RCC_PLLCmd(FunctionalState NewState);\r
 419 void RCC_ClockSecuritySystemCmd(FunctionalState NewState);\r
 420 void RCC_MCOConfig(uint8_t RCC_MCOSource, uint8_t RCC_MCODiv);\r
 421 \r
 422 /* System, AHB and APB busses clocks configuration functions ******************/\r
 423 void RCC_SYSCLKConfig(uint32_t RCC_SYSCLKSource);\r
 424 uint8_t RCC_GetSYSCLKSource(void);\r
 425 void RCC_HCLKConfig(uint32_t RCC_SYSCLK);\r
 426 void RCC_PCLK1Config(uint32_t RCC_HCLK);\r
 427 void RCC_PCLK2Config(uint32_t RCC_HCLK);\r
 428 void RCC_GetClocksFreq(RCC_ClocksTypeDef* RCC_Clocks);\r
 429 \r
 430 /* Peripheral clocks configuration functions **********************************/\r
 431 void RCC_RTCCLKConfig(uint32_t RCC_RTCCLKSource);\r
 432 void RCC_RTCCLKCmd(FunctionalState NewState);\r
 433 void RCC_RTCResetCmd(FunctionalState NewState);\r
 434 \r
 435 void RCC_AHBPeriphClockCmd(uint32_t RCC_AHBPeriph, FunctionalState NewState);\r
 436 void RCC_APB2PeriphClockCmd(uint32_t RCC_APB2Periph, FunctionalState NewState);\r
 437 void RCC_APB1PeriphClockCmd(uint32_t RCC_APB1Periph, FunctionalState NewState);\r
 438 \r
 439 void RCC_AHBPeriphResetCmd(uint32_t RCC_AHBPeriph, FunctionalState NewState);\r
 440 void RCC_APB2PeriphResetCmd(uint32_t RCC_APB2Periph, FunctionalState NewState);\r
 441 void RCC_APB1PeriphResetCmd(uint32_t RCC_APB1Periph, FunctionalState NewState);\r
 442 \r
 443 void RCC_AHBPeriphClockLPModeCmd(uint32_t RCC_AHBPeriph, FunctionalState NewState);\r
 444 void RCC_APB2PeriphClockLPModeCmd(uint32_t RCC_APB2Periph, FunctionalState NewState);\r
 445 void RCC_APB1PeriphClockLPModeCmd(uint32_t RCC_APB1Periph, FunctionalState NewState);\r
 446 \r
 447 /* Interrupts and flags management functions **********************************/\r
 448 void RCC_ITConfig(uint8_t RCC_IT, FunctionalState NewState);\r
 449 FlagStatus RCC_GetFlagStatus(uint8_t RCC_FLAG);\r
 450 void RCC_ClearFlag(void);\r
 451 ITStatus RCC_GetITStatus(uint8_t RCC_IT);\r
 452 void RCC_ClearITPendingBit(uint8_t RCC_IT);\r
 453 \r
 454 #ifdef __cplusplus\r
 455 }\r
 456 #endif\r
 457 \r
 458 #endif /* __STM32L1xx_RCC_H */\r
 459 \r
 460 /**\r
 461   * @}\r
 462   */\r
 463 \r
 464 /**\r
 465   * @}\r
 466   */ \r
 467 \r
 468 /******************* (C) COPYRIGHT 2010 STMicroelectronics *****END OF FILE****/\r