git.gag.com Git - fw/sdcc/blob - device/include/sab80515.h

   1 /*-------------------------------------------------------------------------
   2   Register Declarations for SIEMENS/INFINEON SAB 80515 Processor
   3
   4    Written By - Bela Torok
   5    Bela.Torokt@kssg.ch
   6    based on reg51.h by Sandeep Dutta sandeep.dutta@usa.net
   7    KEIL C compatible definitions are included
   8
   9    This library is free software; you can redistribute it and/or
  10    modify it under the terms of the GNU Lesser General Public
  11    License as published by the Free Software Foundation; either
  12    version 2.1 of the License, or (at your option) any later version.
  13
  14    This library is distributed in the hope that it will be useful,
  15    but WITHOUT ANY WARRANTY; without even the implied warranty of
  16    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  17    Lesser General Public License for more details.
  18
  19    You should have received a copy of the GNU Lesser General Public
  20    License along with this library; if not, write to the Free Software
  21    Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  22
  23    In other words, you are welcome to use, share and improve this program.
  24    You are forbidden to forbid anyone else to use, share and improve
  25    what you give them.   Help stamp out software-hoarding!
  26 -------------------------------------------------------------------------*/
  27
  28 #ifndef SAB80515_H
  29 #define SAB80515_H
  30
  31 /* BYTE addressable registers */
  32 sfr at 0x80 P0          ;
  33 sfr at 0x81 SP          ;
  34 sfr at 0x82 DPL         ;
  35 sfr at 0x83 DPH         ;
  36 sfr at 0x87 PCON        ;
  37 sfr at 0x88 TCON        ;
  38 sfr at 0x89 TMOD        ;
  39 sfr at 0x8A TL0         ;
  40 sfr at 0x8B TL1         ;
  41 sfr at 0x8C TH0         ;
  42 sfr at 0x8D TH1         ;
  43 sfr at 0x90 P1          ;
  44 sfr at 0x98 SCON        ;
  45 sfr at 0x99 SBUF        ;
  46 sfr at 0xA0 P2          ;
  47 sfr at 0xA8 IE          ;
  48 sfr at 0xA8 IEN0        ; /* as called by Siemens */
  49 sfr at 0xA9 IP0         ; /* interrupt priority register - SAB80515 specific */
  50 sfr at 0xB0 P3          ;
  51 sfr at 0xB8 IEN1        ; /* interrupt enable register - SAB80515 specific */
  52 sfr at 0xB9 IP1         ; /* interrupt priority register as called by Siemens */
  53 sfr at 0xC0 IRCON       ; /* interrupt control register - SAB80515 specific */
  54 sfr at 0xC1 CCEN        ; /* compare/capture enable register */
  55 sfr at 0xC2 CCL1        ; /* compare/capture register 1, low byte */
  56 sfr at 0xC3 CCH1        ; /* compare/capture register 1, high byte */
  57 sfr at 0xC4 CCL2        ; /* compare/capture register 2, low byte */
  58 sfr at 0xC5 CCH2        ; /* compare/capture register 2, high byte */
  59 sfr at 0xC6 CCL3        ; /* compare/capture register 3, low byte */
  60 sfr at 0xC7 CCH3        ; /* compare/capture register 3, high byte */
  61 sfr at 0xC8 T2CON       ;
  62 sfr at 0xCA CRCL        ; /* compare/reload/capture register, low byte */
  63 sfr at 0xCB CRCH        ; /* compare/reload/capture register, high byte */
  64 sfr at 0xCC TL2         ;
  65 sfr at 0xCD TH2         ;
  66 sfr at 0xD0 PSW         ;
  67 sfr at 0xD8 ADCON       ; /* A/D-converter control register */
  68 sfr at 0xD9 ADDAT       ; /* A/D-converter data register */
  69 sfr at 0xDA DAPR        ; /* D/A-converter program register */
  70 sfr at 0xDB P6          ; /* Port 6 - SAB80515 specific */
  71 sfr at 0xE0 ACC         ;
  72 sfr at 0xE0 A           ;
  73 sfr at 0xE8 P4          ; /* Port 4 - SAB80515 specific */
  74 sfr at 0xF0 B           ;
  75 sfr at 0xF8 P5          ; /* Port 5 - SAB80515 specific */
  76
  77
  78 /* BIT addressable registers */
  79 /* P0 */
  80 sbit at 0x80 P0_0       ;
  81 sbit at 0x81 P0_1       ;
  82 sbit at 0x82 P0_2       ;
  83 sbit at 0x83 P0_3       ;
  84 sbit at 0x84 P0_4       ;
  85 sbit at 0x85 P0_5       ;
  86 sbit at 0x86 P0_6       ;
  87 sbit at 0x87 P0_7       ;
  88
  89 /* TCON */
  90 sbit at 0x88 IT0        ;
  91 sbit at 0x89 IE0        ;
  92 sbit at 0x8A IT1        ;
  93 sbit at 0x8B IE1        ;
  94 sbit at 0x8C TR0        ;
  95 sbit at 0x8D TF0        ;
  96 sbit at 0x8E TR1        ;
  97 sbit at 0x8F TF1        ;
  98
  99 /* P1 */
 100 sbit at 0x90 P1_0       ;
 101 sbit at 0x91 P1_1       ;
 102 sbit at 0x92 P1_2       ;
 103 sbit at 0x93 P1_3       ;
 104 sbit at 0x94 P1_4       ;
 105 sbit at 0x95 P1_5       ;
 106 sbit at 0x96 P1_6       ;
 107 sbit at 0x97 P1_7       ;
 108
 109 sbit at 0x90 INT3_CC0   ; /* P1 alternate functions - SAB80515 specific */
 110 sbit at 0x91 INT4_CC1   ;
 111 sbit at 0x92 INT5_CC2   ;
 112 sbit at 0x93 INT6_CC3   ;
 113 sbit at 0x94 INT2       ;
 114 sbit at 0x95 T2EX       ;
 115 sbit at 0x96 CLKOUT     ;
 116 sbit at 0x97 T2         ;
 117
 118 /* SCON */
 119 sbit at 0x98 RI         ;
 120 sbit at 0x99 TI         ;
 121 sbit at 0x9A RB8        ;
 122 sbit at 0x9B TB8        ;
 123 sbit at 0x9C REN        ;
 124 sbit at 0x9D SM2        ;
 125 sbit at 0x9E SM1        ;
 126 sbit at 0x9F SM0        ;
 127
 128 /* P2 */
 129 sbit at 0xA0 P2_0       ;
 130 sbit at 0xA1 P2_1       ;
 131 sbit at 0xA2 P2_2       ;
 132 sbit at 0xA3 P2_3       ;
 133 sbit at 0xA4 P2_4       ;
 134 sbit at 0xA5 P2_5       ;
 135 sbit at 0xA6 P2_6       ;
 136 sbit at 0xA7 P2_7       ;
 137
 138 /* IEN0 */
 139 sbit at 0xA8 EX0        ;
 140 sbit at 0xA9 ET0        ;
 141 sbit at 0xAA EX1        ;
 142 sbit at 0xAB ET1        ;
 143 sbit at 0xAC ES         ;
 144 sbit at 0xAD ET2        ;
 145 sbit at 0xAE WDT        ; /* watchdog timer reset - SAB80515 specific */
 146 sbit at 0xAF EA         ;
 147
 148 sbit at 0xAF EAL        ; /* EA as called by Siemens */
 149
 150 /* P3 */
 151 sbit at 0xB0 P3_0       ;
 152 sbit at 0xB1 P3_1       ;
 153 sbit at 0xB2 P3_2       ;
 154 sbit at 0xB3 P3_3       ;
 155 sbit at 0xB4 P3_4       ;
 156 sbit at 0xB5 P3_5       ;
 157 sbit at 0xB6 P3_6       ;
 158 sbit at 0xB7 P3_7       ;
 159
 160 sbit at 0xB0 RXD        ;
 161 sbit at 0xB1 TXD        ;
 162 sbit at 0xB2 INT0       ;
 163 sbit at 0xB3 INT1       ;
 164 sbit at 0xB4 T0         ;
 165 sbit at 0xB5 T1         ;
 166 sbit at 0xB6 WR         ;
 167 sbit at 0xB7 RD         ;
 168
 169 /* IEN1 */
 170 sbit at 0xB8 EADC       ; /* A/D converter interrupt enable */
 171 sbit at 0xB9 EX2        ;
 172 sbit at 0xBA EX3        ;
 173 sbit at 0xBB EX4        ;
 174 sbit at 0xBC EX5        ;
 175 sbit at 0xBD EX6        ;
 176 sbit at 0xBE SWDT       ; /* watchdog timer start/reset */
 177 sbit at 0xBF EXEN2      ; /* timer2 external reload interrupt enable */
 178
 179 /* IRCON */
 180 sbit at 0xC0 IADC       ; /* A/D converter irq flag */
 181 sbit at 0xC1 IEX2       ; /* external interrupt edge detect flag */
 182 sbit at 0xC2 IEX3       ;
 183 sbit at 0xC3 IEX4       ;
 184 sbit at 0xC4 IEX5       ;
 185 sbit at 0xC5 IEX6       ;
 186 sbit at 0xC6 TF2        ; /* timer 2 owerflow flag  */
 187 sbit at 0xC7 EXF2       ; /* timer2 reload flag */
 188
 189 /* T2CON */
 190 sbit at 0xC8 T2CON_0    ;
 191 sbit at 0xC9 T2CON_1    ;
 192 sbit at 0xCA T2CON_2    ;
 193 sbit at 0xCB T2CON_3    ;
 194 sbit at 0xCC T2CON_4    ;
 195 sbit at 0xCD T2CON_5    ;
 196 sbit at 0xCE T2CON_6    ;
 197 sbit at 0xCF T2CON_7    ;
 198
 199 sbit at 0xC8 T2I0       ;
 200 sbit at 0xC9 T2I1       ;
 201 sbit at 0xCA T2CM       ;
 202 sbit at 0xCB T2R0       ;
 203 sbit at 0xCC T2R1       ;
 204 sbit at 0xCD I2FR       ;
 205 sbit at 0xCE I3FR       ;
 206 sbit at 0xCF T2PS       ;
 207
 208
 209 /* PSW */
 210 sbit at 0xD0 P          ;
 211 sbit at 0xD1 FL         ;
 212 sbit at 0xD2 OV         ;
 213 sbit at 0xD3 RS0        ;
 214 sbit at 0xD4 RS1        ;
 215 sbit at 0xD5 F0         ;
 216 sbit at 0xD6 AC         ;
 217 sbit at 0xD7 CY         ;
 218
 219 sbit at 0xD1 F1         ;
 220
 221 /* ADCON */
 222 sbit at 0xD8 MX0        ;
 223 sbit at 0xD9 MX1        ;
 224 sbit at 0xDA MX2        ;
 225 sbit at 0xDB ADM        ;
 226 sbit at 0xDC BSY        ;
 227
 228 sbit at 0xDE CLK        ;
 229 sbit at 0xDF BD         ;
 230
 231 /* A */
 232 sbit at 0xA0 AREG_F0    ;
 233 sbit at 0xA1 AREG_F1    ;
 234 sbit at 0xA2 AREG_F2    ;
 235 sbit at 0xA3 AREG_F3    ;
 236 sbit at 0xA4 AREG_F4    ;
 237 sbit at 0xA5 AREG_F5    ;
 238 sbit at 0xA6 AREG_F6    ;
 239 sbit at 0xA7 AREG_F7    ;
 240
 241 /* P4 */
 242 sbit at 0xE8 P4_0       ;
 243 sbit at 0xE9 P4_1       ;
 244 sbit at 0xEA P4_2       ;
 245 sbit at 0xEB P4_3       ;
 246 sbit at 0xEC P4_4       ;
 247 sbit at 0xED P4_5       ;
 248 sbit at 0xEE P4_6       ;
 249 sbit at 0xEF P4_7       ;
 250
 251 /* B */
 252 sbit at 0xF0 BREG_F0    ;
 253 sbit at 0xF1 BREG_F1    ;
 254 sbit at 0xF2 BREG_F2    ;
 255 sbit at 0xF3 BREG_F3    ;
 256 sbit at 0xF4 BREG_F4    ;
 257 sbit at 0xF5 BREG_F5    ;
 258 sbit at 0xF6 BREG_F6    ;
 259 sbit at 0xF7 BREG_F7    ;
 260
 261 /* P5 */
 262 sbit at 0xF8 P5_0       ;
 263 sbit at 0xF9 P5_1       ;
 264 sbit at 0xFA P5_2       ;
 265 sbit at 0xFB P5_3       ;
 266 sbit at 0xFC P5_4       ;
 267 sbit at 0xFD P5_5       ;
 268 sbit at 0xFE P5_6       ;
 269 sbit at 0xFF P5_7       ;
 270
 271 /* BIT definitions for bits that are not directly accessible */
 272 /* PCON bits */
 273 #define IDL             0x01
 274 #define PD              0x02
 275 #define GF0             0x04
 276 #define GF1             0x08
 277 #define SMOD            0x80
 278
 279 #define IDL_            0x01
 280 #define PD_             0x02
 281 #define GF0_            0x04
 282 #define GF1_            0x08
 283 #define SMOD_           0x80
 284
 285 /* TMOD bits */
 286 #define M0_0            0x01
 287 #define M1_0            0x02
 288 #define C_T0            0x04
 289 #define GATE0           0x08
 290 #define M0_1            0x10
 291 #define M1_1            0x20
 292 #define C_T1            0x40
 293 #define GATE1           0x80
 294
 295 #define M0_0_           0x01
 296 #define M1_0_           0x02
 297 #define C_T0_           0x04
 298 #define GATE0_          0x08
 299 #define M0_1_           0x10
 300 #define M1_1_           0x20
 301 #define C_T1_           0x40
 302 #define GATE1_          0x80
 303
 304 #define T0_M0           0x01
 305 #define T0_M1           0x02
 306 #define T0_CT           0x04
 307 #define T0_GATE         0x08
 308 #define T1_M0           0x10
 309 #define T1_M1           0x20
 310 #define T1_CT           0x40
 311 #define T1_GATE         0x80
 312
 313 #define T0_M0_          0x01
 314 #define T0_M1_          0x02
 315 #define T0_CT_          0x04
 316 #define T0_GATE_        0x08
 317 #define T1_M0_          0x10
 318 #define T1_M1_          0x20
 319 #define T1_CT_          0x40
 320 #define T1_GATE_        0x80
 321
 322 #define T0_MASK         0x0F
 323 #define T1_MASK         0xF0
 324
 325 #define T0_MASK_        0x0F
 326 #define T1_MASK_        0xF0
 327
 328 /* T2MOD bits */
 329 #define DCEN            0x01
 330 #define T2OE            0x02
 331
 332 #define DCEN_           0x01
 333 #define T2OE_           0x02
 334
 335 /* WMCON bits */
 336 #define WMCON_WDTEN     0x01
 337 #define WMCON_WDTRST    0x02
 338 #define WMCON_DPS       0x04
 339 #define WMCON_EEMEN     0x08
 340 #define WMCON_EEMWE     0x10
 341 #define WMCON_PS0       0x20
 342 #define WMCON_PS1       0x40
 343 #define WMCON_PS2       0x80
 344
 345 /* SPCR-SPI bits */
 346 #define SPCR_SPR0       0x01
 347 #define SPCR_SPR1       0x02
 348 #define SPCR_CPHA       0x04
 349 #define SPCR_CPOL       0x08
 350 #define SPCR_MSTR       0x10
 351 #define SPCR_DORD       0x20
 352 #define SPCR_SPE        0x40
 353 #define SPCR_SPIE       0x80
 354
 355 /* SPSR-SPI bits */
 356 #define SPSR_WCOL       0x40
 357 #define SPSR_SPIF       0x80
 358
 359 /* SPDR-SPI bits */
 360 #define SPDR_SPD0       0x10
 361 #define SPDR_SPD1       0x20
 362 #define SPDR_SPD2       0x40
 363 #define SPDR_SPD3       0x80
 364 #define SPDR_SPD4       0x10
 365 #define SPDR_SPD5       0x20
 366 #define SPDR_SPD6       0x40
 367 #define SPDR_SPD7       0x80
 368
 369 /* Interrupt numbers: address = (number * 8) + 3 */
 370 #define IE0_VECTOR      0       /* 0x03 external interrupt 0 */
 371 #define TF0_VECTOR      1       /* 0x0b timer 0 */
 372 #define IE1_VECTOR      2       /* 0x13 external interrupt 1 */
 373 #define TF1_VECTOR      3       /* 0x1b timer 1 */
 374 #define SI0_VECTOR      4       /* 0x23 serial port 0 */
 375 #define TF2_VECTOR      5       /* 0x2B timer 2 */
 376 #define EX2_VECTOR      5       /* 0x2B external interrupt 2 */
 377
 378 #define IADC_VECTOR     8       /* 0x43 A/D converter interrupt */
 379 #define IEX2_VECTOR     9       /* 0x4B external interrupt 2 */
 380 #define IEX3_VECTOR    10       /* 0x53 external interrupt 3 */
 381 #define IEX4_VECTOR    11       /* 0x5B external interrupt 4 */
 382 #define IEX5_VECTOR    12       /* 0x63 external interrupt 5 */
 383 #define IEX6_VECTOR    13       /* 0x6B external interrupt 6 */
 384
 385 #endif
 386