git.gag.com Git - fw/sdcc/blob - device/include/reg515.h

   1 /*-------------------------------------------------------------------------
   2   Register Declarations for Siemens 80c515/535 Processor
   3
   4        Written By -  Sandeep Dutta . sandeep.dutta@usa.net (1998) as reg51.h
   5        Modified for Siemens chip by - G.J.Kruizinga (1999)
   6                                       <gjk@chantal.xs4all.nl>
   7
   8    This program is free software; you can redistribute it and/or modify it
   9    under the terms of the GNU General Public License as published by the
  10    Free Software Foundation; either version 2, or (at your option) any
  11    later version.
  12
  13    This program is distributed in the hope that it will be useful,
  14    but WITHOUT ANY WARRANTY; without even the implied warranty of
  15    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16    GNU General Public License for more details.
  17
  18    You should have received a copy of the GNU General Public License
  19    along with this program; if not, write to the Free Software
  20    Foundation, 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  21
  22    In other words, you are welcome to use, share and improve this program.
  23    You are forbidden to forbid anyone else to use, share and improve
  24    what you give them.   Help stamp out software-hoarding!
  25 -------------------------------------------------------------------------*/
  26
  27 #ifndef REG515_H
  28 #define REG515_H
  29
  30 /*  BYTE Register  */
  31 /*  Port Registers  */
  32 sfr at 0x80 P0   ;
  33 sfr at 0x90 P1   ;
  34 sfr at 0xA0 P2   ;
  35 sfr at 0xB0 P3   ;
  36 sfr at 0xE8 P4   ;
  37 sfr at 0xF8 P5   ;
  38
  39 /*  MCU Registers  */
  40 sfr at 0xD0 PSW  ;
  41 sfr at 0xE0 ACC  ;
  42 sfr at 0xF0 B    ;
  43 sfr at 0x81 SP   ;
  44 sfr at 0x82 DPL  ;
  45 sfr at 0x83 DPH  ;
  46 sfr at 0xA8 IEN0 ;
  47 sfr at 0xB8 IEN1 ;
  48 sfr at 0xA9 IP0  ;
  49 sfr at 0xB9 IP1  ;
  50 sfr at 0xC0 IRCON;
  51
  52 /*  Power Control Registers  */
  53 sfr at 0x87 PCON ;
  54
  55 /*  Timer Control Registers  */
  56 sfr at 0x88 TCON ;
  57 sfr at 0xC8 T2CON;
  58 sfr at 0x89 TMOD ;
  59 sfr at 0x8A TL0  ;
  60 sfr at 0x8B TL1  ;
  61 sfr at 0xCC TL2  ;
  62 sfr at 0x8C TH0  ;
  63 sfr at 0x8D TH1  ;
  64 sfr at 0xCD TH2  ;
  65 sfr at 0xC1 CCEN ;
  66 sfr at 0xC2 CCL1 ;
  67 sfr at 0xC4 CCL2 ;
  68 sfr at 0xC6 CCL3 ;
  69 sfr at 0xC3 CCH1 ;
  70 sfr at 0xC5 CCH2 ;
  71 sfr at 0xC7 CCH3 ;
  72 sfr at 0xCA CRCL ;
  73 sfr at 0xCB CRCH ;
  74
  75 /*  Serial Control Registers  */
  76 sfr at 0x98 SCON ;
  77 sfr at 0x99 SBUF ;
  78
  79 /*  AD Converter Control Registers */
  80 sfr at 0xD8 ADCON;
  81 sfr at 0xD9 ADDAT;
  82 sfr at 0xDA DAPR ;
  83
  84
  85 /*  BIT Register  */
  86 /*  PSW   */
  87 sbit at 0xD7 CY   ;
  88 sbit at 0xD6 AC   ;
  89 sbit at 0xD5 F0   ;
  90 sbit at 0xD4 RS1  ;
  91 sbit at 0xD3 RS0  ;
  92 sbit at 0xD2 OV   ;
  93 sbit at 0xD0 P    ;
  94
  95 /*  TCON  */
  96 sbit at 0x8F TF1  ;
  97 sbit at 0x8E TR1  ;
  98 sbit at 0x8D TF0  ;
  99 sbit at 0x8C TR0  ;
 100 sbit at 0x8B IE1  ;
 101 sbit at 0x8A IT1  ;
 102 sbit at 0x89 IE0  ;
 103 sbit at 0x88 IT0  ;
 104
 105 /*  T2CON  */
 106 sbit at 0xCF T2PS ;
 107 sbit at 0xCE I3FR ;
 108 sbit at 0xCD I2FR ;
 109 sbit at 0xCC T2R1 ;
 110 sbit at 0xCB T2R0 ;
 111 sbit at 0xCA T2CM ;
 112 sbit at 0xC9 T2I1 ;
 113 sbit at 0xC8 T2I0 ;
 114
 115 /*  IEN0   */
 116 sbit at 0xAF EA   ;
 117 sbit at 0xAC ES   ;
 118 sbit at 0xAB ET1  ;
 119 sbit at 0xAA EX1  ;
 120 sbit at 0xA9 ET0  ;
 121 sbit at 0xA8 EX0  ;
 122
 123 /*  IEN1   */
 124 sbit at 0xBF EXEN2;
 125 sbit at 0xBE SWDT ;
 126 sbit at 0xBD EX6  ;
 127 sbit at 0xBC EX5  ;
 128 sbit at 0xBB EX4  ;
 129 sbit at 0xBA EX3  ;
 130 sbit at 0xB9 EX2  ;
 131 sbit at 0xB8 EADC ;
 132
 133 /*  P3  */
 134 sbit at 0xB7 RD   ;
 135 sbit at 0xB6 WR   ;
 136 sbit at 0xB5 T1   ;
 137 sbit at 0xB4 T0   ;
 138 sbit at 0xB3 INT1 ;
 139 sbit at 0xB2 INT0 ;
 140 sbit at 0xB1 TXD  ;
 141 sbit at 0xB0 RXD  ;
 142
 143 /* P1 */
 144 sbit at 0x90 P1_0 ;
 145 sbit at 0x91 P1_1 ;
 146 sbit at 0x92 P1_2 ;
 147 sbit at 0x93 P1_3 ;
 148 sbit at 0x94 P1_4 ;
 149 sbit at 0x95 P1_5 ;
 150 sbit at 0x96 P1_6 ;
 151 sbit at 0x97 P1_7 ;
 152
 153 /*  SCON  */
 154 sbit at 0x9F SM0  ;
 155 sbit at 0x9E SM1  ;
 156 sbit at 0x9D SM2  ;
 157 sbit at 0x9C REN  ;
 158 sbit at 0x9B TB8  ;
 159 sbit at 0x9A RB8  ;
 160 sbit at 0x99 TI   ;
 161 sbit at 0x98 RI   ;
 162
 163 /*  ADCON  */
 164 sbit at 0xDF BD   ;
 165 sbit at 0xDE ADCLK;
 166 sbit at 0xDC BSY  ;
 167 sbit at 0xDB ADM  ;
 168 sbit at 0xDA MX2  ;
 169 sbit at 0xD9 MX1  ;
 170 sbit at 0xD8 MX0  ;
 171
 172 /*  IRCON  */
 173 sbit at 0xC7 EXF2 ;
 174 sbit at 0xC6 TF2  ;
 175 sbit at 0xC5 IEX6 ;
 176 sbit at 0xC4 IEX5 ;
 177 sbit at 0xC3 IEX4 ;
 178 sbit at 0xC2 IEX3 ;
 179 sbit at 0xC1 IEX2 ;
 180 sbit at 0xC0 IADC ;
 181
 182 #endif