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2 Register Declarations for the Cygnal/SiLabs C8051F12x-F13x Processor Range
4 Copyright (C) 2003 - Maarten Brock, sourceforge.brock@dse.nl
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18 Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
19 ---------------------------------------------------------------------------*/
28 __sfr __at 0x80 P0 ; /* PORT 0 */
29 __sfr __at 0x81 SP ; /* STACK POINTER */
30 __sfr __at 0x82 DPL ; /* DATA POINTER - LOW BYTE */
31 __sfr __at 0x83 DPH ; /* DATA POINTER - HIGH BYTE */
32 __sfr __at 0x84 SFRPAGE ; /* SFR PAGE SELECT */
33 __sfr __at 0x85 SFRNEXT ; /* SFR STACK NEXT PAGE */
34 __sfr __at 0x86 SFRLAST ; /* SFR STACK LAST PAGE */
35 __sfr __at 0x87 PCON ; /* POWER CONTROL */
36 __sfr __at 0x90 P1 ; /* PORT 1 */
37 __sfr __at 0xA0 P2 ; /* PORT 2 */
38 __sfr __at 0xA8 IE ; /* INTERRUPT ENABLE */
39 __sfr __at 0xB0 P3 ; /* PORT 3 */
40 __sfr __at 0xB1 PSBANK ; /* FLASH BANK SELECT */
41 __sfr __at 0xB8 IP ; /* INTERRUPT PRIORITY */
42 __sfr __at 0xD0 PSW ; /* PROGRAM STATUS WORD */
43 __sfr __at 0xE0 ACC ; /* ACCUMULATOR */
44 __sfr __at 0xE6 EIE1 ; /* EXTERNAL INTERRUPT ENABLE 1 */
45 __sfr __at 0xE7 EIE2 ; /* EXTERNAL INTERRUPT ENABLE 2 */
46 __sfr __at 0xF0 B ; /* B REGISTER */
47 __sfr __at 0xF6 EIP1 ; /* EXTERNAL INTERRUPT PRIORITY REGISTER 1 */
48 __sfr __at 0xF7 EIP2 ; /* EXTERNAL INTERRUPT PRIORITY REGISTER 2 */
49 __sfr __at 0xFF WDTCN ; /* WATCHDOG TIMER CONTROL */
52 __sfr __at 0x88 TCON ; /* TIMER CONTROL */
53 __sfr __at 0x89 TMOD ; /* TIMER MODE */
54 __sfr __at 0x8A TL0 ; /* TIMER 0 - LOW BYTE */
55 __sfr __at 0x8B TL1 ; /* TIMER 1 - LOW BYTE */
56 __sfr __at 0x8C TH0 ; /* TIMER 0 - HIGH BYTE */
57 __sfr __at 0x8D TH1 ; /* TIMER 1 - HIGH BYTE */
58 __sfr __at 0x8E CKCON ; /* TIMER 0/1 CLOCK CONTROL */
59 __sfr __at 0x8F PSCTL ; /* FLASH WRITE/ERASE CONTROL */
60 __sfr __at 0x91 SSTA0 ; /* UART 0 STATUS */
61 __sfr __at 0x98 SCON0 ; /* UART 0 CONTROL */
62 __sfr __at 0x98 SCON ; /* UART 0 CONTROL */
63 __sfr __at 0x99 SBUF0 ; /* UART 0 BUFFER */
64 __sfr __at 0x99 SBUF ; /* UART 0 BUFFER */
65 __sfr __at 0x9A SPI0CFG ; /* SPI 0 CONFIGURATION */
66 __sfr __at 0x9B SPI0DAT ; /* SPI 0 DATA */
67 __sfr __at 0x9D SPI0CKR ; /* SPI 0 CLOCK RATE CONTROL */
68 __sfr __at 0xA1 EMI0TC ; /* EMIF TIMING CONTROL */
69 __sfr __at 0xA2 EMI0CN ; /* EMIF CONTROL */
70 __sfr __at 0xA2 _XPAGE ; /* XDATA/PDATA PAGE */
71 __sfr __at 0xA3 EMI0CF ; /* EMIF CONFIGURATION */
72 __sfr __at 0xA9 SADDR0 ; /* UART 0 SLAVE ADDRESS */
73 __sfr __at 0xB7 FLSCL ; /* FLASH SCALE */
74 __sfr __at 0xB9 SADEN0 ; /* UART 0 SLAVE ADDRESS MASK */
75 __sfr __at 0xBA AMX0CF ; /* ADC 0 MUX CONFIGURATION */
76 __sfr __at 0xBB AMX0SL ; /* ADC 0 MUX CHANNEL SELECTION */
77 __sfr __at 0xBC ADC0CF ; /* ADC 0 CONFIGURATION */
78 __sfr __at 0xBE ADC0L ; /* ADC 0 DATA - LOW BYTE */
79 __sfr __at 0xBF ADC0H ; /* ADC 0 DATA - HIGH BYTE */
80 __sfr __at 0xC0 SMB0CN ; /* SMBUS 0 CONTROL */
81 __sfr __at 0xC1 SMB0STA ; /* SMBUS 0 STATUS */
82 __sfr __at 0xC2 SMB0DAT ; /* SMBUS 0 DATA */
83 __sfr __at 0xC3 SMB0ADR ; /* SMBUS 0 SLAVE ADDRESS */
84 __sfr __at 0xC4 ADC0GTL ; /* ADC 0 GREATER-THAN REGISTER - LOW BYTE */
85 __sfr __at 0xC5 ADC0GTH ; /* ADC 0 GREATER-THAN REGISTER - HIGH BYTE */
86 __sfr __at 0xC6 ADC0LTL ; /* ADC 0 LESS-THAN REGISTER - LOW BYTE */
87 __sfr __at 0xC7 ADC0LTH ; /* ADC 0 LESS-THAN REGISTER - HIGH BYTE */
88 __sfr __at 0xC8 TMR2CN ; /* TIMER 2 CONTROL */
89 __sfr __at 0xC9 TMR2CF ; /* TIMER 2 CONFIGURATION */
90 __sfr __at 0xCA RCAP2L ; /* TIMER 2 CAPTURE REGISTER - LOW BYTE */
91 __sfr __at 0xCB RCAP2H ; /* TIMER 2 CAPTURE REGISTER - HIGH BYTE */
92 __sfr __at 0xCC TMR2L ; /* TIMER 2 - LOW BYTE */
93 __sfr __at 0xCC TL2 ; /* TIMER 2 - LOW BYTE */
94 __sfr __at 0xCD TMR2H ; /* TIMER 2 - HIGH BYTE */
95 __sfr __at 0xCD TH2 ; /* TIMER 2 - HIGH BYTE */
96 __sfr __at 0xCF SMB0CR ; /* SMBUS 0 CLOCK RATE */
97 __sfr __at 0xD1 REF0CN ; /* VOLTAGE REFERENCE 0 CONTROL */
98 __sfr __at 0xD2 DAC0L ; /* DAC 0 REGISTER - LOW BYTE */
99 __sfr __at 0xD3 DAC0H ; /* DAC 0 REGISTER - HIGH BYTE */
100 __sfr __at 0xD4 DAC0CN ; /* DAC 0 CONTROL */
101 __sfr __at 0xD8 PCA0CN ; /* PCA 0 COUNTER CONTROL */
102 __sfr __at 0xD9 PCA0MD ; /* PCA 0 COUNTER MODE */
103 __sfr __at 0xDA PCA0CPM0 ; /* PCA 0 MODULE 0 CONTROL */
104 __sfr __at 0xDB PCA0CPM1 ; /* PCA 0 MODULE 1 CONTROL */
105 __sfr __at 0xDC PCA0CPM2 ; /* PCA 0 MODULE 2 CONTROL */
106 __sfr __at 0xDD PCA0CPM3 ; /* PCA 0 MODULE 3 CONTROL */
107 __sfr __at 0xDE PCA0CPM4 ; /* PCA 0 MODULE 4 CONTROL */
108 __sfr __at 0xDF PCA0CPM5 ; /* PCA 0 MODULE 5 CONTROL */
109 __sfr __at 0xE1 PCA0CPL5 ; /* PCA 0 MODULE 5 CAPTURE/COMPARE - LOW BYTE */
110 __sfr __at 0xE2 PCA0CPH5 ; /* PCA 0 MODULE 5 CAPTURE/COMPARE - HIGH BYTE */
111 __sfr __at 0xE8 ADC0CN ; /* ADC 0 CONTROL */
112 __sfr __at 0xE9 PCA0CPL2 ; /* PCA 0 MODULE 2 CAPTURE/COMPARE - LOW BYTE */
113 __sfr __at 0xEA PCA0CPH2 ; /* PCA 0 MODULE 2 CAPTURE/COMPARE - HIGH BYTE */
114 __sfr __at 0xEB PCA0CPL3 ; /* PCA 0 MODULE 3 CAPTURE/COMPARE - LOW BYTE */
115 __sfr __at 0xEC PCA0CPH3 ; /* PCA 0 MODULE 3 CAPTURE/COMPARE - HIGH BYTE */
116 __sfr __at 0xED PCA0CPL4 ; /* PCA 0 MODULE 4 CAPTURE/COMPARE - LOW BYTE */
117 __sfr __at 0xEE PCA0CPH4 ; /* PCA 0 MODULE 4 CAPTURE/COMPARE - HIGH BYTE */
118 __sfr __at 0xEF RSTSRC ; /* RESET SOURCE */
119 __sfr __at 0xF8 SPI0CN ; /* SPI 0 CONTROL */
120 __sfr __at 0xF9 PCA0L ; /* PCA 0 TIMER - LOW BYTE */
121 __sfr __at 0xFA PCA0H ; /* PCA 0 TIMER - HIGH BYTE */
122 __sfr __at 0xFB PCA0CPL0 ; /* PCA 0 MODULE 0 CAPTURE/COMPARE - LOW BYTE */
123 __sfr __at 0xFC PCA0CPH0 ; /* PCA 0 MODULE 0 CAPTURE/COMPARE - HIGH BYTE */
124 __sfr __at 0xFD PCA0CPL1 ; /* PCA 0 MODULE 1 CAPTURE/COMPARE - LOW BYTE */
125 __sfr __at 0xFE PCA0CPH1 ; /* PCA 0 MODULE 1 CAPTURE/COMPARE - HIGH BYTE */
128 __sfr __at 0x88 CPT0CN ; /* COMPARATOR 0 CONTROL */
129 __sfr __at 0x89 CPT0MD ; /* COMPARATOR 0 CONFIGURATION */
130 __sfr __at 0x98 SCON1 ; /* UART 1 CONTROL */
131 __sfr __at 0x99 SBUF1 ; /* UART 1 BUFFER */
132 __sfr __at 0xC8 TMR3CN ; /* TIMER 3 CONTROL */
133 __sfr __at 0xC9 TMR3CF ; /* TIMER 3 CONFIGURATION */
134 __sfr __at 0xCA RCAP3L ; /* TIMER 3 CAPTURE REGISTER - LOW BYTE */
135 __sfr __at 0xCB RCAP3H ; /* TIMER 3 CAPTURE REGISTER - HIGH BYTE */
136 __sfr __at 0xCC TMR3L ; /* TIMER 3 - LOW BYTE */
137 __sfr __at 0xCD TMR3H ; /* TIMER 3 - HIGH BYTE */
138 __sfr __at 0xD2 DAC1L ; /* DAC 1 REGISTER - LOW BYTE */
139 __sfr __at 0xD3 DAC1H ; /* DAC 1 REGISTER - HIGH BYTE */
140 __sfr __at 0xD4 DAC1CN ; /* DAC 1 CONTROL */
143 __sfr __at 0x88 CPT1CN ; /* COMPARATOR 1 CONTROL */
144 __sfr __at 0x89 CPT1MD ; /* COMPARATOR 1 CONFIGURATION */
145 __sfr __at 0xBA AMX2CF ; /* ADC 2 MUX CONFIGURATION */
146 __sfr __at 0xBB AMX2SL ; /* ADC 2 MUX CHANNEL SELECTION */
147 __sfr __at 0xBC ADC2CF ; /* ADC 2 CONFIGURATION */
148 __sfr __at 0xBE ADC2 ; /* ADC 2 DATA */
149 __sfr __at 0xC4 ADC2GT ; /* ADC 2 GREATER-THAN REGISTER */
150 __sfr __at 0xC6 ADC2LT ; /* ADC 2 LESS-THAN REGISTER */
151 __sfr __at 0xC8 TMR4CN ; /* TIMER 4 CONTROL */
152 __sfr __at 0xC9 TMR4CF ; /* TIMER 4 CONFIGURATION */
153 __sfr __at 0xCA RCAP4L ; /* TIMER 4 CAPTURE REGISTER - LOW BYTE */
154 __sfr __at 0xCB RCAP4H ; /* TIMER 4 CAPTURE REGISTER - HIGH BYTE */
155 __sfr __at 0xCC TMR4L ; /* TIMER 4 - LOW BYTE */
156 __sfr __at 0xCD TMR4H ; /* TIMER 4 - HIGH BYTE */
157 __sfr __at 0xE8 ADC2CN ; /* ADC 2 CONTROL */
160 __sfr __at 0x91 MAC0BL ; /* MAC0 B Register Low Byte */
161 __sfr __at 0x92 MAC0BH ; /* MAC0 B Register High Byte */
162 __sfr __at 0x93 MAC0ACC0 ; /* MAC0 Accumulator Byte 0 (LSB) */
163 __sfr __at 0x94 MAC0ACC1 ; /* MAC0 Accumulator Byte 1 */
164 __sfr __at 0x95 MAC0ACC2 ; /* MAC0 Accumulator Byte 2 */
165 __sfr __at 0x96 MAC0ACC3 ; /* MAC0 Accumulator Byte 3 (MSB) */
166 __sfr __at 0x97 MAC0OVR ; /* MAC0 Accumulator Overflow */
167 __sfr __at 0xC0 MAC0STA ; /* MAC0 Status Register */
168 __sfr __at 0xC1 MAC0AL ; /* MAC0 A Register Low Byte */
169 __sfr __at 0xC2 MAC0AH ; /* MAC0 A Register High Byte */
170 __sfr __at 0xC3 MAC0CF ; /* MAC0 Configuration */
171 __sfr __at 0xCE MAC0RNDL ; /* MAC0 Rounding Register Low Byte */
172 __sfr __at 0xCF MAC0RNDH ; /* MAC0 Rounding Register High Byte */
175 __sfr __at 0x88 FLSTAT ; /* FLASH STATUS */
176 __sfr __at 0x89 PLL0CN ; /* PLL 0 CONTROL */
177 __sfr __at 0x8A OSCICN ; /* INTERNAL OSCILLATOR CONTROL */
178 __sfr __at 0x8B OSCICL ; /* INTERNAL OSCILLATOR CALIBRATION */
179 __sfr __at 0x8C OSCXCN ; /* EXTERNAL OSCILLATOR CONTROL */
180 __sfr __at 0x8D PLL0DIV ; /* PLL 0 DIVIDER */
181 __sfr __at 0x8E PLL0MUL ; /* PLL 0 MULTIPLIER */
182 __sfr __at 0x8F PLL0FLT ; /* PLL 0 FILTER */
183 __sfr __at 0x96 SFRPGCN ; /* SFR PAGE CONTROL */
184 __sfr __at 0x97 CLKSEL ; /* SYSTEM CLOCK SELECT */
185 __sfr __at 0x9A CCH0MA ; /* CACHE MISS ACCUMULATOR */
186 __sfr __at 0x9C P4MDOUT ; /* PORT 4 OUTPUT MODE */
187 __sfr __at 0x9D P5MDOUT ; /* PORT 5 OUTPUT MODE */
188 __sfr __at 0x9E P6MDOUT ; /* PORT 6 OUTPUT MODE */
189 __sfr __at 0x9F P7MDOUT ; /* PORT 7 OUTPUT MODE */
190 __sfr __at 0xA1 CCH0CN ; /* CACHE CONTROL */
191 __sfr __at 0xA2 CCH0TN ; /* CACHE TUNING REGISTER */
192 __sfr __at 0xA3 CCH0LC ; /* CACHE LOCK */
193 __sfr __at 0xA4 P0MDOUT ; /* PORT 0 OUTPUT MODE */
194 __sfr __at 0xA5 P1MDOUT ; /* PORT 1 OUTPUT MODE */
195 __sfr __at 0xA6 P2MDOUT ; /* PORT 2 OUTPUT MODE CONFIGURATION */
196 __sfr __at 0xA7 P3MDOUT ; /* PORT 3 OUTPUT MODE CONFIGURATION */
197 __sfr __at 0xAD P1MDIN ; /* PORT 1 INPUT MODE */
198 __sfr __at 0xB7 FLACL ; /* FLASH ACCESS LIMIT */
199 __sfr __at 0xC8 P4 ; /* PORT 4 */
200 __sfr __at 0xD8 P5 ; /* PORT 5 */
201 __sfr __at 0xE1 XBR0 ; /* CROSSBAR CONFIGURATION REGISTER 0 */
202 __sfr __at 0xE2 XBR1 ; /* CROSSBAR CONFIGURATION REGISTER 1 */
203 __sfr __at 0xE3 XBR2 ; /* CROSSBAR CONFIGURATION REGISTER 2 */
204 __sfr __at 0xE8 P6 ; /* PORT 6 */
205 __sfr __at 0xF8 P7 ; /* PORT 7 */
211 __sbit __at 0x80 P0_0 ;
212 __sbit __at 0x81 P0_1 ;
213 __sbit __at 0x82 P0_2 ;
214 __sbit __at 0x83 P0_3 ;
215 __sbit __at 0x84 P0_4 ;
216 __sbit __at 0x85 P0_5 ;
217 __sbit __at 0x86 P0_6 ;
218 __sbit __at 0x87 P0_7 ;
221 __sbit __at 0x88 IT0 ; /* EXT. INTERRUPT 0 TYPE */
222 __sbit __at 0x89 IE0 ; /* EXT. INTERRUPT 0 EDGE FLAG */
223 __sbit __at 0x8A IT1 ; /* EXT. INTERRUPT 1 TYPE */
224 __sbit __at 0x8B IE1 ; /* EXT. INTERRUPT 1 EDGE FLAG */
225 __sbit __at 0x8C TR0 ; /* TIMER 0 ON/OFF CONTROL */
226 __sbit __at 0x8D TF0 ; /* TIMER 0 OVERFLOW FLAG */
227 __sbit __at 0x8E TR1 ; /* TIMER 1 ON/OFF CONTROL */
228 __sbit __at 0x8F TF1 ; /* TIMER 1 OVERFLOW FLAG */
231 __sbit __at 0x88 CP0HYN0 ; /* COMPARATOR 0 NEGATIVE HYSTERESIS 0 */
232 __sbit __at 0x89 CP0HYN1 ; /* COMPARATOR 0 NEGATIVE HYSTERESIS 1 */
233 __sbit __at 0x8A CP0HYP0 ; /* COMPARATOR 0 POSITIVE HYSTERESIS 0 */
234 __sbit __at 0x8B CP0HYP1 ; /* COMPARATOR 0 POSITIVE HYSTERESIS 1 */
235 __sbit __at 0x8C CP0FIF ; /* COMPARATOR 0 FALLING EDGE INTERRUPT */
236 __sbit __at 0x8D CP0RIF ; /* COMPARATOR 0 RISING EDGE INTERRUPT */
237 __sbit __at 0x8E CP0OUT ; /* COMPARATOR 0 OUTPUT */
238 __sbit __at 0x8F CP0EN ; /* COMPARATOR 0 ENABLE */
241 __sbit __at 0x88 CP1HYN0 ; /* COMPARATOR 1 NEGATIVE HYSTERESIS 0 */
242 __sbit __at 0x89 CP1HYN1 ; /* COMPARATOR 1 NEGATIVE HYSTERESIS 1 */
243 __sbit __at 0x8A CP1HYP0 ; /* COMPARATOR 1 POSITIVE HYSTERESIS 0 */
244 __sbit __at 0x8B CP1HYP1 ; /* COMPARATOR 1 POSITIVE HYSTERESIS 1 */
245 __sbit __at 0x8C CP1FIF ; /* COMPARATOR 1 FALLING EDGE INTERRUPT */
246 __sbit __at 0x8D CP1RIF ; /* COMPARATOR 1 RISING EDGE INTERRUPT */
247 __sbit __at 0x8E CP1OUT ; /* COMPARATOR 1 OUTPUT */
248 __sbit __at 0x8F CP1EN ; /* COMPARATOR 1 ENABLE */
251 __sbit __at 0x88 FLHBUSY ; /* FLASH BUSY */
254 __sbit __at 0x90 P1_0 ;
255 __sbit __at 0x91 P1_1 ;
256 __sbit __at 0x92 P1_2 ;
257 __sbit __at 0x93 P1_3 ;
258 __sbit __at 0x94 P1_4 ;
259 __sbit __at 0x95 P1_5 ;
260 __sbit __at 0x96 P1_6 ;
261 __sbit __at 0x97 P1_7 ;
264 __sbit __at 0x98 RI0 ; /* UART 0 RX INTERRUPT FLAG */
265 __sbit __at 0x98 RI ; /* UART 0 RX INTERRUPT FLAG */
266 __sbit __at 0x99 TI0 ; /* UART 0 TX INTERRUPT FLAG */
267 __sbit __at 0x99 TI ; /* UART 0 TX INTERRUPT FLAG */
268 __sbit __at 0x9A RB80 ; /* UART 0 RX BIT 8 */
269 __sbit __at 0x9B TB80 ; /* UART 0 TX BIT 8 */
270 __sbit __at 0x9C REN0 ; /* UART 0 RX ENABLE */
271 __sbit __at 0x9C REN ; /* UART 0 RX ENABLE */
272 __sbit __at 0x9D SM20 ; /* UART 0 MULTIPROCESSOR EN */
273 __sbit __at 0x9E SM10 ; /* UART 0 MODE 1 */
274 __sbit __at 0x9F SM00 ; /* UART 0 MODE 0 */
277 __sbit __at 0x98 RI1 ; /* UART 1 RX INTERRUPT FLAG */
278 __sbit __at 0x99 TI1 ; /* UART 1 TX INTERRUPT FLAG */
279 __sbit __at 0x9A RB81 ; /* UART 1 RX BIT 8 */
280 __sbit __at 0x9B TB81 ; /* UART 1 TX BIT 8 */
281 __sbit __at 0x9C REN1 ; /* UART 1 RX ENABLE */
282 __sbit __at 0x9D MCE1 ; /* UART 1 MCE */
283 __sbit __at 0x9F S1MODE ; /* UART 1 MODE */
286 __sbit __at 0xA0 P2_0 ;
287 __sbit __at 0xA1 P2_1 ;
288 __sbit __at 0xA2 P2_2 ;
289 __sbit __at 0xA3 P2_3 ;
290 __sbit __at 0xA4 P2_4 ;
291 __sbit __at 0xA5 P2_5 ;
292 __sbit __at 0xA6 P2_6 ;
293 __sbit __at 0xA7 P2_7 ;
296 __sbit __at 0xA8 EX0 ; /* EXTERNAL INTERRUPT 0 ENABLE */
297 __sbit __at 0xA9 ET0 ; /* TIMER 0 INTERRUPT ENABLE */
298 __sbit __at 0xAA EX1 ; /* EXTERNAL INTERRUPT 1 ENABLE */
299 __sbit __at 0xAB ET1 ; /* TIMER 1 INTERRUPT ENABLE */
300 __sbit __at 0xAC ES0 ; /* UART0 INTERRUPT ENABLE */
301 __sbit __at 0xAC ES ; /* UART0 INTERRUPT ENABLE */
302 __sbit __at 0xAD ET2 ; /* TIMER 2 INTERRUPT ENABLE */
303 __sbit __at 0xAF EA ; /* GLOBAL INTERRUPT ENABLE */
306 __sbit __at 0xB0 P3_0 ;
307 __sbit __at 0xB1 P3_1 ;
308 __sbit __at 0xB2 P3_2 ;
309 __sbit __at 0xB3 P3_3 ;
310 __sbit __at 0xB4 P3_4 ;
311 __sbit __at 0xB5 P3_5 ;
312 __sbit __at 0xB6 P3_6 ;
313 __sbit __at 0xB7 P3_7 ;
316 __sbit __at 0xB8 PX0 ; /* EXTERNAL INTERRUPT 0 PRIORITY */
317 __sbit __at 0xB9 PT0 ; /* TIMER 0 PRIORITY */
318 __sbit __at 0xBA PX1 ; /* EXTERNAL INTERRUPT 1 PRIORITY */
319 __sbit __at 0xBB PT1 ; /* TIMER 1 PRIORITY */
320 __sbit __at 0xBC PS ; /* SERIAL PORT PRIORITY */
321 __sbit __at 0xBD PT2 ; /* TIMER 2 PRIORITY */
324 __sbit __at 0xC0 SMBTOE ; /* SMBUS 0 TIMEOUT ENABLE */
325 __sbit __at 0xC1 SMBFTE ; /* SMBUS 0 FREE TIMER ENABLE */
326 __sbit __at 0xC2 AA ; /* SMBUS 0 ASSERT/ACKNOWLEDGE FLAG */
327 __sbit __at 0xC3 SI ; /* SMBUS 0 INTERRUPT PENDING FLAG */
328 __sbit __at 0xC4 STO ; /* SMBUS 0 STOP FLAG */
329 __sbit __at 0xC5 STA ; /* SMBUS 0 START FLAG */
330 __sbit __at 0xC6 ENSMB ; /* SMBUS 0 ENABLE */
331 __sbit __at 0xC7 BUSY ; /* SMBUS 0 BUSY */
334 __sbit __at 0xC8 CPRL2 ; /* TIMER 2 CAPTURE SELECT */
335 __sbit __at 0xC9 CT2 ; /* TIMER 2 COUNTER SELECT */
336 __sbit __at 0xCA TR2 ; /* TIMER 2 ON/OFF CONTROL */
337 __sbit __at 0xCB EXEN2 ; /* TIMER 2 EXTERNAL ENABLE FLAG */
338 __sbit __at 0xCE EXF2 ; /* TIMER 2 EXTERNAL FLAG */
339 __sbit __at 0xCF TF2 ; /* TIMER 2 OVERFLOW FLAG */
342 __sbit __at 0xC8 CPRL3 ; /* TIMER 3 CAPTURE SELECT */
343 __sbit __at 0xC9 CT3 ; /* TIMER 3 COUNTER SELECT */
344 __sbit __at 0xCA TR3 ; /* TIMER 3 ON/OFF CONTROL */
345 __sbit __at 0xCB EXEN3 ; /* TIMER 3 EXTERNAL ENABLE FLAG */
346 __sbit __at 0xCE EXF3 ; /* TIMER 3 EXTERNAL FLAG */
347 __sbit __at 0xCF TF3 ; /* TIMER 3 OVERFLOW FLAG */
350 __sbit __at 0xC8 CPRL4 ; /* TIMER 4 CAPTURE SELECT */
351 __sbit __at 0xC9 CT4 ; /* TIMER 4 COUNTER SELECT */
352 __sbit __at 0xCA TR4 ; /* TIMER 4 ON/OFF CONTROL */
353 __sbit __at 0xCB EXEN4 ; /* TIMER 4 EXTERNAL ENABLE FLAG */
354 __sbit __at 0xCE EXF4 ; /* TIMER 4 EXTERNAL FLAG */
355 __sbit __at 0xCF TF4 ; /* TIMER 4 OVERFLOW FLAG */
358 __sbit __at 0xC8 P4_0 ;
359 __sbit __at 0xC9 P4_1 ;
360 __sbit __at 0xCA P4_2 ;
361 __sbit __at 0xCB P4_3 ;
362 __sbit __at 0xCC P4_4 ;
363 __sbit __at 0xCD P4_5 ;
364 __sbit __at 0xCE P4_6 ;
365 __sbit __at 0xCF P4_7 ;
368 __sbit __at 0xD0 P ; /* ACCUMULATOR PARITY FLAG */
369 __sbit __at 0xD1 F1 ; /* USER FLAG 1 */
370 __sbit __at 0xD2 OV ; /* OVERFLOW FLAG */
371 __sbit __at 0xD3 RS0 ; /* REGISTER BANK SELECT 0 */
372 __sbit __at 0xD4 RS1 ; /* REGISTER BANK SELECT 1 */
373 __sbit __at 0xD5 F0 ; /* USER FLAG 0 */
374 __sbit __at 0xD6 AC ; /* AUXILIARY CARRY FLAG */
375 __sbit __at 0xD7 CY ; /* CARRY FLAG */
378 __sbit __at 0xD8 CCF0 ; /* PCA 0 MODULE 0 INTERRUPT FLAG */
379 __sbit __at 0xD9 CCF1 ; /* PCA 0 MODULE 1 INTERRUPT FLAG */
380 __sbit __at 0xDA CCF2 ; /* PCA 0 MODULE 2 INTERRUPT FLAG */
381 __sbit __at 0xDB CCF3 ; /* PCA 0 MODULE 3 INTERRUPT FLAG */
382 __sbit __at 0xDC CCF4 ; /* PCA 0 MODULE 4 INTERRUPT FLAG */
383 __sbit __at 0xDD CCF5 ; /* PCA 0 MODULE 5 INTERRUPT FLAG */
384 __sbit __at 0xDE CR ; /* PCA 0 COUNTER RUN CONTROL BIT */
385 __sbit __at 0xDF CF ; /* PCA 0 COUNTER OVERFLOW FLAG */
388 __sbit __at 0xD8 P5_0 ;
389 __sbit __at 0xD9 P5_1 ;
390 __sbit __at 0xDA P5_2 ;
391 __sbit __at 0xDB P5_3 ;
392 __sbit __at 0xDC P5_4 ;
393 __sbit __at 0xDD P5_5 ;
394 __sbit __at 0xDE P5_6 ;
395 __sbit __at 0xDF P5_7 ;
398 __sbit __at 0xE8 AD0LJST ; /* ADC 0 RIGHT JUSTIFY DATA BIT */
399 __sbit __at 0xE9 AD0WINT ; /* ADC 0 WINDOW INTERRUPT FLAG */
400 __sbit __at 0xEA AD0CM0 ; /* ADC 0 CONVERT START MODE BIT 0 */
401 __sbit __at 0xEB AD0CM1 ; /* ADC 0 CONVERT START MODE BIT 1 */
402 __sbit __at 0xEC AD0BUSY ; /* ADC 0 BUSY FLAG */
403 __sbit __at 0xED AD0INT ; /* ADC 0 EOC INTERRUPT FLAG */
404 __sbit __at 0xEE AD0TM ; /* ADC 0 TRACK MODE */
405 __sbit __at 0xEF AD0EN ; /* ADC 0 ENABLE */
408 __sbit __at 0xE8 AD2WINT ; /* ADC 2 WINDOW INTERRUPT FLAG */
409 __sbit __at 0xE9 AD2CM0 ; /* ADC 2 CONVERT START MODE BIT 0 */
410 __sbit __at 0xEA AD2CM1 ; /* ADC 2 CONVERT START MODE BIT 1 */
411 __sbit __at 0xEB AD2CM2 ; /* ADC 2 CONVERT START MODE BIT 2 */
412 __sbit __at 0xEC AD2BUSY ; /* ADC 2 BUSY FLAG */
413 __sbit __at 0xED AD2INT ; /* ADC 2 EOC INTERRUPT FLAG */
414 __sbit __at 0xEE AD2TM ; /* ADC 2 TRACK MODE */
415 __sbit __at 0xEF AD2EN ; /* ADC 2 ENABLE */
418 __sbit __at 0xE8 P6_0 ;
419 __sbit __at 0xE9 P6_1 ;
420 __sbit __at 0xEA P6_2 ;
421 __sbit __at 0xEB P6_3 ;
422 __sbit __at 0xEC P6_4 ;
423 __sbit __at 0xED P6_5 ;
424 __sbit __at 0xEE P6_6 ;
425 __sbit __at 0xEF P6_7 ;
428 __sbit __at 0xF8 SPIEN ; /* SPI 0 SPI ENABLE */
429 __sbit __at 0xF9 TXBMT ; /* SPI 0 TX BUFFER EMPTY FLAG */
430 __sbit __at 0xFA NSSMD0 ; /* SPI 0 SLAVE SELECT MODE 0 */
431 __sbit __at 0xFB NSSMD1 ; /* SPI 0 SLAVE SELECT MODE 1 */
432 __sbit __at 0xFC RXOVRN ; /* SPI 0 RX OVERRUN FLAG */
433 __sbit __at 0xFD MODF ; /* SPI 0 MODE FAULT FLAG */
434 __sbit __at 0xFE WCOL ; /* SPI 0 WRITE COLLISION FLAG */
435 __sbit __at 0xFF SPIF ; /* SPI 0 INTERRUPT FLAG */
438 __sbit __at 0xF8 P7_0 ;
439 __sbit __at 0xF9 P7_1 ;
440 __sbit __at 0xFA P7_2 ;
441 __sbit __at 0xFB P7_3 ;
442 __sbit __at 0xFC P7_4 ;
443 __sbit __at 0xFD P7_5 ;
444 __sbit __at 0xFE P7_6 ;
445 __sbit __at 0xFF P7_7 ;
448 /* Predefined SFR Bit Masks */
450 #define IDLE 0x01 /* PCON */
451 #define STOP 0x02 /* PCON */
452 #define ECCF 0x01 /* PCA0CPMn */
453 #define PWM 0x02 /* PCA0CPMn */
454 #define TOG 0x04 /* PCA0CPMn */
455 #define MAT 0x08 /* PCA0CPMn */
456 #define CAPN 0x10 /* PCA0CPMn */
457 #define CAPP 0x20 /* PCA0CPMn */
458 #define ECOM 0x40 /* PCA0CPMn */
459 #define PWM16 0x80 /* PCA0CPMn */
460 #define PORSF 0x02 /* RSTSRC */
461 #define SWRSF 0x10 /* RSTSRC */
464 /* SFR PAGE DEFINITIONS */
466 #define CONFIG_PAGE 0x0F /* SYSTEM AND PORT CONFIGURATION PAGE */
467 #define LEGACY_PAGE 0x00 /* LEGACY SFR PAGE */
468 #define TIMER01_PAGE 0x00 /* TIMER 0 AND TIMER 1 */
469 #define CPT0_PAGE 0x01 /* COMPARATOR 0 */
470 #define CPT1_PAGE 0x02 /* COMPARATOR 1 */
471 #define UART0_PAGE 0x00 /* UART 0 */
472 #define UART1_PAGE 0x01 /* UART 1 */
473 #define SPI0_PAGE 0x00 /* SPI 0 */
474 #define EMI0_PAGE 0x00 /* EXTERNAL MEMORY INTERFACE */
475 #define ADC0_PAGE 0x00 /* ADC 0 */
476 #define ADC2_PAGE 0x02 /* ADC 2 */
477 #define SMB0_PAGE 0x00 /* SMBUS 0 */
478 #define TMR2_PAGE 0x00 /* TIMER 2 */
479 #define TMR3_PAGE 0x01 /* TIMER 3 */
480 #define TMR4_PAGE 0x02 /* TIMER 4 */
481 #define DAC0_PAGE 0x00 /* DAC 0 */
482 #define DAC1_PAGE 0x01 /* DAC 1 */
483 #define PCA0_PAGE 0x00 /* PCA 0 */
484 #define PLL0_PAGE 0x0F /* PLL 0 */
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