git.gag.com Git - fw/sdcc/blob - device/include/mcs51/c8051f040.h

   1 /*-------------------------------------------------------------------------
   2    Register Declarations for the Cygnal/SiLabs C8051F04x Processor Range
   3
   4    Copyright (C) 2004 - Maarten Brock, sourceforge.brock@dse.nl
   5
   6    This library is free software; you can redistribute it and/or
   7    modify it under the terms of the GNU Lesser General Public
   8    License as published by the Free Software Foundation; either
   9    version 2.1 of the License, or (at your option) any later version.
  10
  11    This library is distributed in the hope that it will be useful,
  12    but WITHOUT ANY WARRANTY; without even the implied warranty of
  13    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14    Lesser General Public License for more details.
  15
  16    You should have received a copy of the GNU Lesser General Public
  17    License along with this library; if not, write to the Free Software
  18    Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  19 -------------------------------------------------------------------------*/
  20
  21 #ifndef C8051F040_H
  22 #define C8051F040_H
  23
  24
  25 /*  BYTE Registers  */
  26
  27 /*  All Pages */
  28 sfr at 0x80 P0       ;  /* PORT 0                                        */
  29 sfr at 0x81 SP       ;  /* STACK POINTER                                 */
  30 sfr at 0x82 DPL      ;  /* DATA POINTER - LOW BYTE                       */
  31 sfr at 0x83 DPH      ;  /* DATA POINTER - HIGH BYTE                      */
  32 sfr at 0x84 SFRPAGE  ;  /* SFR PAGE SELECT                               */
  33 sfr at 0x85 SFRNEXT  ;  /* SFR STACK NEXT PAGE                           */
  34 sfr at 0x86 SFRLAST  ;  /* SFR STACK LAST PAGE                           */
  35 sfr at 0x87 PCON     ;  /* POWER CONTROL                                 */
  36 sfr at 0x90 P1       ;  /* PORT 1                                        */
  37 sfr at 0xA0 P2       ;  /* PORT 2                                        */
  38 sfr at 0xA8 IE       ;  /* INTERRUPT ENABLE                              */
  39 sfr at 0xB0 P3       ;  /* PORT 3                                        */
  40 sfr at 0xB8 IP       ;  /* INTERRUPT PRIORITY                            */
  41 sfr at 0xD0 PSW      ;  /* PROGRAM STATUS WORD                           */
  42 sfr at 0xE0 ACC      ;  /* ACCUMULATOR                                   */
  43 sfr at 0xE6 EIE1     ;  /* EXTERNAL INTERRUPT ENABLE 1                   */
  44 sfr at 0xE7 EIE2     ;  /* EXTERNAL INTERRUPT ENABLE 2                   */
  45 sfr at 0xF0 B        ;  /* B REGISTER                                    */
  46 sfr at 0xF6 EIP1     ;  /* EXTERNAL INTERRUPT PRIORITY REGISTER 1        */
  47 sfr at 0xF7 EIP2     ;  /* EXTERNAL INTERRUPT PRIORITY REGISTER 2        */
  48 sfr at 0xFF WDTCN    ;  /* WATCHDOG TIMER CONTROL                        */
  49
  50 /*  Page 0x00 */
  51 sfr at 0x88 TCON     ;  /* TIMER CONTROL                                 */
  52 sfr at 0x89 TMOD     ;  /* TIMER MODE                                    */
  53 sfr at 0x8A TL0      ;  /* TIMER 0 - LOW BYTE                            */
  54 sfr at 0x8B TL1      ;  /* TIMER 1 - LOW BYTE                            */
  55 sfr at 0x8C TH0      ;  /* TIMER 0 - HIGH BYTE                           */
  56 sfr at 0x8D TH1      ;  /* TIMER 1 - HIGH BYTE                           */
  57 sfr at 0x8E CKCON    ;  /* TIMER 0/1 CLOCK CONTROL                       */
  58 sfr at 0x8F PSCTL    ;  /* FLASH WRITE/ERASE CONTROL                     */
  59 sfr at 0x91 SSTA0    ;  /* UART 0 STATUS                                 */
  60 sfr at 0x98 SCON0    ;  /* UART 0 CONTROL                                */
  61 sfr at 0x98 SCON     ;  /* UART 0 CONTROL                                */
  62 sfr at 0x99 SBUF0    ;  /* UART 0 BUFFER                                 */
  63 sfr at 0x99 SBUF     ;  /* UART 0 BUFFER                                 */
  64 sfr at 0x9A SPI0CFG  ;  /* SPI 0 CONFIGURATION                           */
  65 sfr at 0x9B SPI0DAT  ;  /* SPI 0 DATA                                    */
  66 sfr at 0x9D SPI0CKR  ;  /* SPI 0 CLOCK RATE CONTROL                      */
  67 sfr at 0xA1 EMI0TC   ;  /* EMIF TIMING CONTROL                           */
  68 sfr at 0xA2 EMI0CN   ;  /* EMIF CONTROL                                  */
  69 sfr at 0xA2 _XPAGE   ;  /* XDATA/PDATA PAGE                              */
  70 sfr at 0xA3 EMI0CF   ;  /* EMIF CONFIGURATION                            */
  71 sfr at 0xA9 SADDR0   ;  /* UART 0 SLAVE ADDRESS                          */
  72 sfr at 0xB7 FLSCL    ;  /* FLASH SCALE                                   */
  73 sfr at 0xB9 SADEN0   ;  /* UART 0 SLAVE ADDRESS MASK                     */
  74 sfr at 0xBA AMX0CF   ;  /* ADC 0 MUX CONFIGURATION                       */
  75 sfr at 0xBB AMX0SL   ;  /* ADC 0 MUX CHANNEL SELECTION                   */
  76 sfr at 0xBC ADC0CF   ;  /* ADC 0 CONFIGURATION                           */
  77 sfr at 0xBD AMX0PRT  ;  /* ADC 0 PORT 3 I/O PIN SELECT                   */
  78 sfr at 0xBE ADC0L    ;  /* ADC 0 DATA - LOW BYTE                         */
  79 sfr at 0xBF ADC0H    ;  /* ADC 0 DATA - HIGH BYTE                        */
  80 sfr at 0xC0 SMB0CN   ;  /* SMBUS 0 CONTROL                               */
  81 sfr at 0xC1 SMB0STA  ;  /* SMBUS 0 STATUS                                */
  82 sfr at 0xC2 SMB0DAT  ;  /* SMBUS 0 DATA                                  */
  83 sfr at 0xC3 SMB0ADR  ;  /* SMBUS 0 SLAVE ADDRESS                         */
  84 sfr at 0xC4 ADC0GTL  ;  /* ADC 0 GREATER-THAN REGISTER - LOW BYTE        */
  85 sfr at 0xC5 ADC0GTH  ;  /* ADC 0 GREATER-THAN REGISTER - HIGH BYTE       */
  86 sfr at 0xC6 ADC0LTL  ;  /* ADC 0 LESS-THAN REGISTER - LOW BYTE           */
  87 sfr at 0xC7 ADC0LTH  ;  /* ADC 0 LESS-THAN REGISTER - HIGH BYTE          */
  88 sfr at 0xC8 TMR2CN   ;  /* TIMER 2 CONTROL                               */
  89 sfr at 0xC9 TMR2CF   ;  /* TIMER 2 CONFIGURATION                         */
  90 sfr at 0xCA RCAP2L   ;  /* TIMER 2 CAPTURE REGISTER - LOW BYTE           */
  91 sfr at 0xCB RCAP2H   ;  /* TIMER 2 CAPTURE REGISTER - HIGH BYTE          */
  92 sfr at 0xCC TMR2L    ;  /* TIMER 2 - LOW BYTE                            */
  93 sfr at 0xCC TL2      ;  /* TIMER 2 - LOW BYTE                            */
  94 sfr at 0xCD TMR2H    ;  /* TIMER 2 - HIGH BYTE                           */
  95 sfr at 0xCD TH2      ;  /* TIMER 2 - HIGH BYTE                           */
  96 sfr at 0xCF SMB0CR   ;  /* SMBUS 0 CLOCK RATE                            */
  97 sfr at 0xD1 REF0CN   ;  /* VOLTAGE REFERENCE 0 CONTROL                   */
  98 sfr at 0xD2 DAC0L    ;  /* DAC 0 REGISTER - LOW BYTE                     */
  99 sfr at 0xD3 DAC0H    ;  /* DAC 0 REGISTER - HIGH BYTE                    */
 100 sfr at 0xD4 DAC0CN   ;  /* DAC 0 CONTROL                                 */
 101 sfr at 0xD6 HVA0CN   ;  /* HIGH VOLTAGE DIFFERENTIAL AMP CONTROL         */
 102 sfr at 0xD8 PCA0CN   ;  /* PCA 0 COUNTER CONTROL                         */
 103 sfr at 0xD9 PCA0MD   ;  /* PCA 0 COUNTER MODE                            */
 104 sfr at 0xDA PCA0CPM0 ;  /* PCA 0 MODULE 0 CONTROL                        */
 105 sfr at 0xDB PCA0CPM1 ;  /* PCA 0 MODULE 1 CONTROL                        */
 106 sfr at 0xDC PCA0CPM2 ;  /* PCA 0 MODULE 2 CONTROL                        */
 107 sfr at 0xDD PCA0CPM3 ;  /* PCA 0 MODULE 3 CONTROL                        */
 108 sfr at 0xDE PCA0CPM4 ;  /* PCA 0 MODULE 4 CONTROL                        */
 109 sfr at 0xDF PCA0CPM5 ;  /* PCA 0 MODULE 5 CONTROL                        */
 110 sfr at 0xE1 PCA0CPL5 ;  /* PCA 0 MODULE 5 CAPTURE/COMPARE - LOW BYTE     */
 111 sfr at 0xE2 PCA0CPH5 ;  /* PCA 0 MODULE 5 CAPTURE/COMPARE - HIGH BYTE    */
 112 sfr at 0xE8 ADC0CN   ;  /* ADC 0 CONTROL                                 */
 113 sfr at 0xE9 PCA0CPL2 ;  /* PCA 0 MODULE 2 CAPTURE/COMPARE - LOW BYTE     */
 114 sfr at 0xEA PCA0CPH2 ;  /* PCA 0 MODULE 2 CAPTURE/COMPARE - HIGH BYTE    */
 115 sfr at 0xEB PCA0CPL3 ;  /* PCA 0 MODULE 3 CAPTURE/COMPARE - LOW BYTE     */
 116 sfr at 0xEC PCA0CPH3 ;  /* PCA 0 MODULE 3 CAPTURE/COMPARE - HIGH BYTE    */
 117 sfr at 0xED PCA0CPL4 ;  /* PCA 0 MODULE 4 CAPTURE/COMPARE - LOW BYTE     */
 118 sfr at 0xEE PCA0CPH4 ;  /* PCA 0 MODULE 4 CAPTURE/COMPARE - HIGH BYTE    */
 119 sfr at 0xEF RSTSRC   ;  /* RESET SOURCE                                  */
 120 sfr at 0xF8 SPI0CN   ;  /* SPI 0 CONTROL                                 */
 121 sfr at 0xF9 PCA0L    ;  /* PCA 0 TIMER - LOW BYTE                        */
 122 sfr at 0xFA PCA0H    ;  /* PCA 0 TIMER - HIGH BYTE                       */
 123 sfr at 0xFB PCA0CPL0 ;  /* PCA 0 MODULE 0 CAPTURE/COMPARE - LOW BYTE     */
 124 sfr at 0xFC PCA0CPH0 ;  /* PCA 0 MODULE 0 CAPTURE/COMPARE - HIGH BYTE    */
 125 sfr at 0xFD PCA0CPL1 ;  /* PCA 0 MODULE 1 CAPTURE/COMPARE - LOW BYTE     */
 126 sfr at 0xFE PCA0CPH1 ;  /* PCA 0 MODULE 1 CAPTURE/COMPARE - HIGH BYTE    */
 127
 128 /*  Page 0x01 */
 129 sfr at 0x88 CPT0CN   ;  /* COMPARATOR 0 CONTROL                          */
 130 sfr at 0x89 CPT0MD   ;  /* COMPARATOR 0 CONFIGURATION                    */
 131 sfr at 0x98 SCON1    ;  /* UART 1 CONTROL                                */
 132 sfr at 0x99 SBUF1    ;  /* UART 1 BUFFER                                 */
 133 sfr at 0xC0 CAN0STA  ;  /* CAN 0 STATUS                                  */
 134 sfr at 0xC8 TMR3CN   ;  /* TIMER 3 CONTROL                               */
 135 sfr at 0xC9 TMR3CF   ;  /* TIMER 3 CONFIGURATION                         */
 136 sfr at 0xCA RCAP3L   ;  /* TIMER 3 CAPTURE REGISTER - LOW BYTE           */
 137 sfr at 0xCB RCAP3H   ;  /* TIMER 3 CAPTURE REGISTER - HIGH BYTE          */
 138 sfr at 0xCC TMR3L    ;  /* TIMER 3 - LOW BYTE                            */
 139 sfr at 0xCD TMR3H    ;  /* TIMER 3 - HIGH BYTE                           */
 140 sfr at 0xD2 DAC1L    ;  /* DAC 1 REGISTER - LOW BYTE                     */
 141 sfr at 0xD3 DAC1H    ;  /* DAC 1 REGISTER - HIGH BYTE                    */
 142 sfr at 0xD4 DAC1CN   ;  /* DAC 1 CONTROL                                 */
 143 sfr at 0xD8 CAN0DATL ;  /* CAN 0 DATA REGISTER LOW                       */
 144 sfr at 0xD9 CAN0DATH ;  /* CAN 0 DATA REGISTER HIGH                      */
 145 sfr at 0xDA CAN0ADR  ;  /* CAN 0 ADDRESS                                 */
 146 sfr at 0xDB CAN0TST  ;  /* CAN 0 TEST REGISTER                           */
 147 sfr at 0xF8 CAN0CN   ;  /* CAN 0 CONTROL                                 */
 148
 149 /*  Page 0x02 */
 150 sfr at 0x88 CPT1CN   ;  /* COMPARATOR 1 CONTROL                          */
 151 sfr at 0x89 CPT1MD   ;  /* COMPARATOR 1 CONFIGURATION                    */
 152 sfr at 0xBA AMX2CF   ;  /* ADC 2 MUX CONFIGURATION                       */
 153 sfr at 0xBB AMX2SL   ;  /* ADC 2 MUX CHANNEL SELECTION                   */
 154 sfr at 0xBC ADC2CF   ;  /* ADC 2 CONFIGURATION                           */
 155 sfr at 0xBE ADC2     ;  /* ADC 2 DATA                                    */
 156 sfr at 0xC4 ADC2GT   ;  /* ADC 2 GREATER-THAN REGISTER                   */
 157 sfr at 0xC6 ADC2LT   ;  /* ADC 2 LESS-THAN REGISTER                      */
 158 sfr at 0xC8 TMR4CN   ;  /* TIMER 4 CONTROL                               */
 159 sfr at 0xC9 TMR4CF   ;  /* TIMER 4 CONFIGURATION                         */
 160 sfr at 0xCA RCAP4L   ;  /* TIMER 4 CAPTURE REGISTER - LOW BYTE           */
 161 sfr at 0xCB RCAP4H   ;  /* TIMER 4 CAPTURE REGISTER - HIGH BYTE          */
 162 sfr at 0xCC TMR4L    ;  /* TIMER 4 - LOW BYTE                            */
 163 sfr at 0xCD TMR4H    ;  /* TIMER 4 - HIGH BYTE                           */
 164 sfr at 0xE8 ADC2CN   ;  /* ADC 2 CONTROL                                 */
 165
 166 /*  Page 0x03 */
 167 sfr at 0x88 CPT2CN   ;  /* COMPARATOR 2 CONTROL                          */
 168 sfr at 0x89 CPT2MD   ;  /* COMPARATOR 2 CONFIGURATION                    */
 169
 170 /*  Page 0x0F */
 171 sfr at 0x8A OSCICN   ;  /* INTERNAL OSCILLATOR CONTROL                   */
 172 sfr at 0x8B OSCICL   ;  /* INTERNAL OSCILLATOR CALIBRATION               */
 173 sfr at 0x8C OSCXCN   ;  /* EXTERNAL OSCILLATOR CONTROL                   */
 174 sfr at 0x96 SFRPGCN  ;  /* SFR PAGE CONTROL                              */
 175 sfr at 0x97 CLKSEL   ;  /* SYSTEM CLOCK SELECT                           */
 176 sfr at 0x9C P4MDOUT  ;  /* PORT 4 OUTPUT MODE                            */
 177 sfr at 0x9D P5MDOUT  ;  /* PORT 5 OUTPUT MODE                            */
 178 sfr at 0x9E P6MDOUT  ;  /* PORT 6 OUTPUT MODE                            */
 179 sfr at 0x9F P7MDOUT  ;  /* PORT 7 OUTPUT MODE                            */
 180 sfr at 0xA4 P0MDOUT  ;  /* PORT 0 OUTPUT MODE                            */
 181 sfr at 0xA5 P1MDOUT  ;  /* PORT 1 OUTPUT MODE                            */
 182 sfr at 0xA6 P2MDOUT  ;  /* PORT 2 OUTPUT MODE CONFIGURATION              */
 183 sfr at 0xA7 P3MDOUT  ;  /* PORT 3 OUTPUT MODE CONFIGURATION              */
 184 sfr at 0xAD P1MDIN   ;  /* PORT 1 INPUT MODE                             */
 185 sfr at 0xAE P2MDIN   ;  /* PORT 2 INPUT MODE                             */
 186 sfr at 0xAF P3MDIN   ;  /* PORT 3 INPUT MODE                             */
 187 sfr at 0xB7 FLACL    ;  /* FLASH ACCESS LIMIT                            */
 188 sfr at 0xC8 P4       ;  /* PORT 4                                        */
 189 sfr at 0xD8 P5       ;  /* PORT 5                                        */
 190 sfr at 0xE1 XBR0     ;  /* CROSSBAR CONFIGURATION REGISTER 0             */
 191 sfr at 0xE2 XBR1     ;  /* CROSSBAR CONFIGURATION REGISTER 1             */
 192 sfr at 0xE3 XBR2     ;  /* CROSSBAR CONFIGURATION REGISTER 2             */
 193 sfr at 0xE4 XBR3     ;  /* CROSSBAR CONFIGURATION REGISTER 3             */
 194 sfr at 0xE8 P6       ;  /* PORT 6                                        */
 195 sfr at 0xF8 P7       ;  /* PORT 7                                        */
 196
 197
 198 /*  BIT Registers  */
 199
 200 /*  P0  0x80 */
 201 sbit at 0x80 P0_0    ;
 202 sbit at 0x81 P0_1    ;
 203 sbit at 0x82 P0_2    ;
 204 sbit at 0x83 P0_3    ;
 205 sbit at 0x84 P0_4    ;
 206 sbit at 0x85 P0_5    ;
 207 sbit at 0x86 P0_6    ;
 208 sbit at 0x87 P0_7    ;
 209
 210 /*  TCON  0x88 */
 211 sbit at 0x88 IT0     ;  /* EXT. INTERRUPT 0 TYPE                         */
 212 sbit at 0x89 IE0     ;  /* EXT. INTERRUPT 0 EDGE FLAG                    */
 213 sbit at 0x8A IT1     ;  /* EXT. INTERRUPT 1 TYPE                         */
 214 sbit at 0x8B IE1     ;  /* EXT. INTERRUPT 1 EDGE FLAG                    */
 215 sbit at 0x8C TR0     ;  /* TIMER 0 ON/OFF CONTROL                        */
 216 sbit at 0x8D TF0     ;  /* TIMER 0 OVERFLOW FLAG                         */
 217 sbit at 0x8E TR1     ;  /* TIMER 1 ON/OFF CONTROL                        */
 218 sbit at 0x8F TF1     ;  /* TIMER 1 OVERFLOW FLAG                         */
 219
 220 /*  CPT0CN  0x88 */
 221 sbit at 0x88 CP0HYN0 ;  /* COMPARATOR 0 NEGATIVE HYSTERESIS 0            */
 222 sbit at 0x89 CP0HYN1 ;  /* COMPARATOR 0 NEGATIVE HYSTERESIS 1            */
 223 sbit at 0x8A CP0HYP0 ;  /* COMPARATOR 0 POSITIVE HYSTERESIS 0            */
 224 sbit at 0x8B CP0HYP1 ;  /* COMPARATOR 0 POSITIVE HYSTERESIS 1            */
 225 sbit at 0x8C CP0FIF  ;  /* COMPARATOR 0 FALLING EDGE INTERRUPT           */
 226 sbit at 0x8D CP0RIF  ;  /* COMPARATOR 0 RISING EDGE INTERRUPT            */
 227 sbit at 0x8E CP0OUT  ;  /* COMPARATOR 0 OUTPUT                           */
 228 sbit at 0x8F CP0EN   ;  /* COMPARATOR 0 ENABLE                           */
 229
 230 /*  CPT1CN  0x88 */
 231 sbit at 0x88 CP1HYN0 ;  /* COMPARATOR 1 NEGATIVE HYSTERESIS 0            */
 232 sbit at 0x89 CP1HYN1 ;  /* COMPARATOR 1 NEGATIVE HYSTERESIS 1            */
 233 sbit at 0x8A CP1HYP0 ;  /* COMPARATOR 1 POSITIVE HYSTERESIS 0            */
 234 sbit at 0x8B CP1HYP1 ;  /* COMPARATOR 1 POSITIVE HYSTERESIS 1            */
 235 sbit at 0x8C CP1FIF  ;  /* COMPARATOR 1 FALLING EDGE INTERRUPT           */
 236 sbit at 0x8D CP1RIF  ;  /* COMPARATOR 1 RISING EDGE INTERRUPT            */
 237 sbit at 0x8E CP1OUT  ;  /* COMPARATOR 1 OUTPUT                           */
 238 sbit at 0x8F CP1EN   ;  /* COMPARATOR 1 ENABLE                           */
 239
 240 /*  CPT2CN  0x88 */
 241 sbit at 0x88 CP2HYN0 ;  /* COMPARATOR 2 NEGATIVE HYSTERESIS 0            */
 242 sbit at 0x89 CP2HYN1 ;  /* COMPARATOR 2 NEGATIVE HYSTERESIS 1            */
 243 sbit at 0x8A CP2HYP0 ;  /* COMPARATOR 2 POSITIVE HYSTERESIS 0            */
 244 sbit at 0x8B CP2HYP1 ;  /* COMPARATOR 2 POSITIVE HYSTERESIS 1            */
 245 sbit at 0x8C CP2FIF  ;  /* COMPARATOR 2 FALLING EDGE INTERRUPT           */
 246 sbit at 0x8D CP2RIF  ;  /* COMPARATOR 2 RISING EDGE INTERRUPT            */
 247 sbit at 0x8E CP2OUT  ;  /* COMPARATOR 2 OUTPUT                           */
 248 sbit at 0x8F CP2EN   ;  /* COMPARATOR 2 ENABLE                           */
 249
 250 /*  P1  0x90 */
 251 sbit at 0x90 P1_0    ;
 252 sbit at 0x91 P1_1    ;
 253 sbit at 0x92 P1_2    ;
 254 sbit at 0x93 P1_3    ;
 255 sbit at 0x94 P1_4    ;
 256 sbit at 0x95 P1_5    ;
 257 sbit at 0x96 P1_6    ;
 258 sbit at 0x97 P1_7    ;
 259
 260 /*  SCON0  0x98 */
 261 sbit at 0x98 RI0     ;  /* UART 0 RX INTERRUPT FLAG                      */
 262 sbit at 0x98 RI      ;  /* UART 0 RX INTERRUPT FLAG                      */
 263 sbit at 0x99 TI0     ;  /* UART 0 TX INTERRUPT FLAG                      */
 264 sbit at 0x99 TI      ;  /* UART 0 TX INTERRUPT FLAG                      */
 265 sbit at 0x9A RB80    ;  /* UART 0 RX BIT 8                               */
 266 sbit at 0x9B TB80    ;  /* UART 0 TX BIT 8                               */
 267 sbit at 0x9C REN0    ;  /* UART 0 RX ENABLE                              */
 268 sbit at 0x9C REN     ;  /* UART 0 RX ENABLE                              */
 269 sbit at 0x9D SM20    ;  /* UART 0 MULTIPROCESSOR EN                      */
 270 sbit at 0x9E SM10    ;  /* UART 0 MODE 1                                 */
 271 sbit at 0x9F SM00    ;  /* UART 0 MODE 0                                 */
 272
 273 /*  SCON1  0x98 */
 274 sbit at 0x98 RI1     ;  /* UART 1 RX INTERRUPT FLAG                      */
 275 sbit at 0x99 TI1     ;  /* UART 1 TX INTERRUPT FLAG                      */
 276 sbit at 0x9A RB81    ;  /* UART 1 RX BIT 8                               */
 277 sbit at 0x9B TB81    ;  /* UART 1 TX BIT 8                               */
 278 sbit at 0x9C REN1    ;  /* UART 1 RX ENABLE                              */
 279 sbit at 0x9D MCE1    ;  /* UART 1 MCE                                    */
 280 sbit at 0x9F S1MODE  ;  /* UART 1 MODE                                   */
 281
 282 /*  P2  0xA0 */
 283 sbit at 0xA0 P2_0    ;
 284 sbit at 0xA1 P2_1    ;
 285 sbit at 0xA2 P2_2    ;
 286 sbit at 0xA3 P2_3    ;
 287 sbit at 0xA4 P2_4    ;
 288 sbit at 0xA5 P2_5    ;
 289 sbit at 0xA6 P2_6    ;
 290 sbit at 0xA7 P2_7    ;
 291
 292 /*  IE  0xA8 */
 293 sbit at 0xA8 EX0     ;  /* EXTERNAL INTERRUPT 0 ENABLE                   */
 294 sbit at 0xA9 ET0     ;  /* TIMER 0 INTERRUPT ENABLE                      */
 295 sbit at 0xAA EX1     ;  /* EXTERNAL INTERRUPT 1 ENABLE                   */
 296 sbit at 0xAB ET1     ;  /* TIMER 1 INTERRUPT ENABLE                      */
 297 sbit at 0xAC ES0     ;  /* UART0 INTERRUPT ENABLE                        */
 298 sbit at 0xAC ES      ;  /* UART0 INTERRUPT ENABLE                        */
 299 sbit at 0xAD ET2     ;  /* TIMER 2 INTERRUPT ENABLE                      */
 300 sbit at 0xAF EA      ;  /* GLOBAL INTERRUPT ENABLE                       */
 301
 302 /*  P3  0xB0 */
 303 sbit at 0xB0 P3_0    ;
 304 sbit at 0xB1 P3_1    ;
 305 sbit at 0xB2 P3_2    ;
 306 sbit at 0xB3 P3_3    ;
 307 sbit at 0xB4 P3_4    ;
 308 sbit at 0xB5 P3_5    ;
 309 sbit at 0xB6 P3_6    ;
 310 sbit at 0xB7 P3_7    ;
 311
 312 /*  IP  0xB8 */
 313 sbit at 0xB8 PX0     ;  /* EXTERNAL INTERRUPT 0 PRIORITY                 */
 314 sbit at 0xB9 PT0     ;  /* TIMER 0 PRIORITY                              */
 315 sbit at 0xBA PX1     ;  /* EXTERNAL INTERRUPT 1 PRIORITY                 */
 316 sbit at 0xBB PT1     ;  /* TIMER 1 PRIORITY                              */
 317 sbit at 0xBC PS      ;  /* SERIAL PORT PRIORITY                          */
 318 sbit at 0xBD PT2     ;  /* TIMER 2 PRIORITY                              */
 319
 320 /*  SMB0CN  0xC0 */
 321 sbit at 0xC0 SMBTOE  ;  /* SMBUS 0 TIMEOUT ENABLE                        */
 322 sbit at 0xC1 SMBFTE  ;  /* SMBUS 0 FREE TIMER ENABLE                     */
 323 sbit at 0xC2 AA      ;  /* SMBUS 0 ASSERT/ACKNOWLEDGE FLAG               */
 324 sbit at 0xC3 SI      ;  /* SMBUS 0 INTERRUPT PENDING FLAG                */
 325 sbit at 0xC4 STO     ;  /* SMBUS 0 STOP FLAG                             */
 326 sbit at 0xC5 STA     ;  /* SMBUS 0 START FLAG                            */
 327 sbit at 0xC6 ENSMB   ;  /* SMBUS 0 ENABLE                                */
 328 sbit at 0xC7 BUSY    ;  /* SMBUS 0 BUSY                                  */
 329
 330 /*  CAN0STA  0xC0 */
 331 sbit at 0xC3 CANTXOK ;  /* CAN TRANSMITTED A MESSAGE SUCCESSFULLY        */
 332 sbit at 0xC4 CANRXOK ;  /* CAN RECEIVED A MESSAGE SUCCESSFULLY           */
 333 sbit at 0xC5 CANEPASS;  /* CAN ERROR PASSIVE                             */
 334 sbit at 0xC6 CANEWARN;  /* CAN WARNING STATUS                            */
 335 sbit at 0xC7 CANBOFF ;  /* CAN BUSOFF STATUS                             */
 336
 337 /*  TMR2CN  0xC8 */
 338 sbit at 0xC8 CPRL2   ;  /* TIMER 2 CAPTURE SELECT                        */
 339 sbit at 0xC9 CT2     ;  /* TIMER 2 COUNTER SELECT                        */
 340 sbit at 0xCA TR2     ;  /* TIMER 2 ON/OFF CONTROL                        */
 341 sbit at 0xCB EXEN2   ;  /* TIMER 2 EXTERNAL ENABLE FLAG                  */
 342 sbit at 0xCE EXF2    ;  /* TIMER 2 EXTERNAL FLAG                         */
 343 sbit at 0xCF TF2     ;  /* TIMER 2 OVERFLOW FLAG                         */
 344
 345 /*  TMR3CN  0xC8 */
 346 sbit at 0xC8 CPRL3   ;  /* TIMER 3 CAPTURE SELECT                        */
 347 sbit at 0xC9 CT3     ;  /* TIMER 3 COUNTER SELECT                        */
 348 sbit at 0xCA TR3     ;  /* TIMER 3 ON/OFF CONTROL                        */
 349 sbit at 0xCB EXEN3   ;  /* TIMER 3 EXTERNAL ENABLE FLAG                  */
 350 sbit at 0xCE EXF3    ;  /* TIMER 3 EXTERNAL FLAG                         */
 351 sbit at 0xCF TF3     ;  /* TIMER 3 OVERFLOW FLAG                         */
 352
 353 /*  TMR4CN  0xC8 */
 354 sbit at 0xC8 CPRL4   ;  /* TIMER 4 CAPTURE SELECT                        */
 355 sbit at 0xC9 CT4     ;  /* TIMER 4 COUNTER SELECT                        */
 356 sbit at 0xCA TR4     ;  /* TIMER 4 ON/OFF CONTROL                        */
 357 sbit at 0xCB EXEN4   ;  /* TIMER 4 EXTERNAL ENABLE FLAG                  */
 358 sbit at 0xCE EXF4    ;  /* TIMER 4 EXTERNAL FLAG                         */
 359 sbit at 0xCF TF4     ;  /* TIMER 4 OVERFLOW FLAG                         */
 360
 361 /*  P4  0xC8 */
 362 sbit at 0xC8 P4_0    ;
 363 sbit at 0xC9 P4_1    ;
 364 sbit at 0xCA P4_2    ;
 365 sbit at 0xCB P4_3    ;
 366 sbit at 0xCC P4_4    ;
 367 sbit at 0xCD P4_5    ;
 368 sbit at 0xCE P4_6    ;
 369 sbit at 0xCF P4_7    ;
 370
 371 /*  PSW  0xD0 */
 372 sbit at 0xD0 P       ;  /* ACCUMULATOR PARITY FLAG                       */
 373 sbit at 0xD1 F1      ;  /* USER FLAG 1                                   */
 374 sbit at 0xD2 OV      ;  /* OVERFLOW FLAG                                 */
 375 sbit at 0xD3 RS0     ;  /* REGISTER BANK SELECT 0                        */
 376 sbit at 0xD4 RS1     ;  /* REGISTER BANK SELECT 1                        */
 377 sbit at 0xD5 F0      ;  /* USER FLAG 0                                   */
 378 sbit at 0xD6 AC      ;  /* AUXILIARY CARRY FLAG                          */
 379 sbit at 0xD7 CY      ;  /* CARRY FLAG                                    */
 380
 381 /*  PCA0CN  0xD8 */
 382 sbit at 0xD8 CCF0    ;  /* PCA 0 MODULE 0 INTERRUPT FLAG                 */
 383 sbit at 0xD9 CCF1    ;  /* PCA 0 MODULE 1 INTERRUPT FLAG                 */
 384 sbit at 0xDA CCF2    ;  /* PCA 0 MODULE 2 INTERRUPT FLAG                 */
 385 sbit at 0xDB CCF3    ;  /* PCA 0 MODULE 3 INTERRUPT FLAG                 */
 386 sbit at 0xDC CCF4    ;  /* PCA 0 MODULE 4 INTERRUPT FLAG                 */
 387 sbit at 0xDD CCF5    ;  /* PCA 0 MODULE 5 INTERRUPT FLAG                 */
 388 sbit at 0xDE CR      ;  /* PCA 0 COUNTER RUN CONTROL BIT                 */
 389 sbit at 0xDF CF      ;  /* PCA 0 COUNTER OVERFLOW FLAG                   */
 390
 391 /*  P5  0xD8 */
 392 sbit at 0xD8 P5_0    ;
 393 sbit at 0xD9 P5_1    ;
 394 sbit at 0xDA P5_2    ;
 395 sbit at 0xDB P5_3    ;
 396 sbit at 0xDC P5_4    ;
 397 sbit at 0xDD P5_5    ;
 398 sbit at 0xDE P5_6    ;
 399 sbit at 0xDF P5_7    ;
 400
 401 /*  ADC0CN  0xE8 */
 402 sbit at 0xE8 AD0LJST ;  /* ADC 0 RIGHT JUSTIFY DATA BIT                  */
 403 sbit at 0xE9 AD0WINT ;  /* ADC 0 WINDOW INTERRUPT FLAG                   */
 404 sbit at 0xEA AD0CM0  ;  /* ADC 0 CONVERT START MODE BIT 0                */
 405 sbit at 0xEB AD0CM1  ;  /* ADC 0 CONVERT START MODE BIT 1                */
 406 sbit at 0xEC AD0BUSY ;  /* ADC 0 BUSY FLAG                               */
 407 sbit at 0xED AD0INT  ;  /* ADC 0 EOC INTERRUPT FLAG                      */
 408 sbit at 0xEE AD0TM   ;  /* ADC 0 TRACK MODE                              */
 409 sbit at 0xEF AD0EN   ;  /* ADC 0 ENABLE                                  */
 410
 411 /*  ADC2CN  0xE8 */
 412 sbit at 0xE8 AD2WINT ;  /* ADC 2 WINDOW INTERRUPT FLAG                   */
 413 sbit at 0xE9 AD2CM0  ;  /* ADC 2 CONVERT START MODE BIT 0                */
 414 sbit at 0xEA AD2CM1  ;  /* ADC 2 CONVERT START MODE BIT 1                */
 415 sbit at 0xEB AD2CM2  ;  /* ADC 2 CONVERT START MODE BIT 2                */
 416 sbit at 0xEC AD2BUSY ;  /* ADC 2 BUSY FLAG                               */
 417 sbit at 0xED AD2INT  ;  /* ADC 2 EOC INTERRUPT FLAG                      */
 418 sbit at 0xEE AD2TM   ;  /* ADC 2 TRACK MODE                              */
 419 sbit at 0xEF AD2EN   ;  /* ADC 2 ENABLE                                  */
 420
 421 /*  P6  0xE8 */
 422 sbit at 0xE8 P6_0    ;
 423 sbit at 0xE9 P6_1    ;
 424 sbit at 0xEA P6_2    ;
 425 sbit at 0xEB P6_3    ;
 426 sbit at 0xEC P6_4    ;
 427 sbit at 0xED P6_5    ;
 428 sbit at 0xEE P6_6    ;
 429 sbit at 0xEF P6_7    ;
 430
 431 /*  SPI0CN  0xF8 */
 432 sbit at 0xF8 SPIEN   ;  /* SPI 0 SPI ENABLE                              */
 433 sbit at 0xF9 TXBMT   ;  /* SPI 0 TX BUFFER EMPTY FLAG                    */
 434 sbit at 0xFA NSSMD0  ;  /* SPI 0 SLAVE SELECT MODE 0                     */
 435 sbit at 0xFB NSSMD1  ;  /* SPI 0 SLAVE SELECT MODE 1                     */
 436 sbit at 0xFC RXOVRN  ;  /* SPI 0 RX OVERRUN FLAG                         */
 437 sbit at 0xFD MODF    ;  /* SPI 0 MODE FAULT FLAG                         */
 438 sbit at 0xFE WCOL    ;  /* SPI 0 WRITE COLLISION FLAG                    */
 439 sbit at 0xFF SPIF    ;  /* SPI 0 INTERRUPT FLAG                          */
 440
 441 /*  CAN0CN  0xF8 */
 442 sbit at 0xF8 CANINIT ;  /* CAN INITIALIZATION                            */
 443 sbit at 0xF9 CANIE   ;  /* CAN MODULE INTERRUPT ENABLE                   */
 444 sbit at 0xFA CANSIE  ;  /* CAN STATUS CHANGE INTERRUPT ENABLE            */
 445 sbit at 0xFB CANEIE  ;  /* CAN ERROR INTERRUPT ENABLE                    */
 446 sbit at 0xFC CANIF   ;  /* CAN INTERRUPT FLAG                            */
 447 sbit at 0xFD CANDAR  ;  /* CAN DISABLE AUTOMATIC RETRANSMISSION          */
 448 sbit at 0xFE CANCCE  ;  /* CAN CONFIGURATION CHANGE ENABLE               */
 449 sbit at 0xFF CANTEST ;  /* CAN TEST MODE ENABLE                          */
 450
 451 /*  P7  0xF8 */
 452 sbit at 0xF8 P7_0    ;
 453 sbit at 0xF9 P7_1    ;
 454 sbit at 0xFA P7_2    ;
 455 sbit at 0xFB P7_3    ;
 456 sbit at 0xFC P7_4    ;
 457 sbit at 0xFD P7_5    ;
 458 sbit at 0xFE P7_6    ;
 459 sbit at 0xFF P7_7    ;
 460
 461
 462 /* Predefined SFR Bit Masks */
 463
 464 #define IDLE              0x01    /* PCON                                */
 465 #define STOP              0x02    /* PCON                                */
 466 #define ECCF              0x01    /* PCA0CPMn                            */
 467 #define PWM               0x02    /* PCA0CPMn                            */
 468 #define TOG               0x04    /* PCA0CPMn                            */
 469 #define MAT               0x08    /* PCA0CPMn                            */
 470 #define CAPN              0x10    /* PCA0CPMn                            */
 471 #define CAPP              0x20    /* PCA0CPMn                            */
 472 #define ECOM              0x40    /* PCA0CPMn                            */
 473 #define PWM16             0x80    /* PCA0CPMn                            */
 474 #define PORSF             0x02    /* RSTSRC                              */
 475 #define SWRSF             0x10    /* RSTSRC                              */
 476
 477
 478 /* SFR PAGE DEFINITIONS */
 479
 480 #define CONFIG_PAGE       0x0F     /* SYSTEM AND PORT CONFIGURATION PAGE */
 481 #define LEGACY_PAGE       0x00     /* LEGACY SFR PAGE                    */
 482 #define TIMER01_PAGE      0x00     /* TIMER 0 AND TIMER 1                */
 483 #define CPT0_PAGE         0x01     /* COMPARATOR 0                       */
 484 #define CPT1_PAGE         0x02     /* COMPARATOR 1                       */
 485 #define CPT2_PAGE         0x03     /* COMPARATOR 2                       */
 486 #define UART0_PAGE        0x00     /* UART 0                             */
 487 #define UART1_PAGE        0x01     /* UART 1                             */
 488 #define SPI0_PAGE         0x00     /* SPI 0                              */
 489 #define EMI0_PAGE         0x00     /* EXTERNAL MEMORY INTERFACE          */
 490 #define ADC0_PAGE         0x00     /* ADC 0                              */
 491 #define ADC2_PAGE         0x02     /* ADC 2                              */
 492 #define SMB0_PAGE         0x00     /* SMBUS 0                            */
 493 #define TMR2_PAGE         0x00     /* TIMER 2                            */
 494 #define TMR3_PAGE         0x01     /* TIMER 3                            */
 495 #define TMR4_PAGE         0x02     /* TIMER 4                            */
 496 #define DAC0_PAGE         0x00     /* DAC 0                              */
 497 #define DAC1_PAGE         0x01     /* DAC 1                              */
 498 #define PCA0_PAGE         0x00     /* PCA 0                              */
 499 #define CAN0_PAGE         0x01     /* CAN 0                              */
 500
 501 #endif