git.gag.com Git - fw/sdcc/blob - device/include/at89x2051.h

   1
   2 /*-------------------------------------------------------------------------
   3   Register Declarations for ATMEL 89c2051 Processors
   4
   5    Written By - Bernd Bartmann
   6     Bernd.Bartmann@picard.isdn.cs.tu-berlin.de (1999)
   7     based on reg51.h by Sandeep Dutta sandeep.dutta@usa.net
   8     KEIL C compatible definitions are included
   9
  10    This program is free software; you can redistribute it and/or modify it
  11    under the terms of the GNU General Public License as published by the
  12    Free Software Foundation; either version 2, or (at your option) any
  13    later version.
  14
  15    This program is distributed in the hope that it will be useful,
  16    but WITHOUT ANY WARRANTY; without even the implied warranty of
  17    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18    GNU General Public License for more details.
  19
  20    You should have received a copy of the GNU General Public License
  21    along with this program; if not, write to the Free Software
  22    Foundation, 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  23
  24    In other words, you are welcome to use, share and improve this program.
  25    You are forbidden to forbid anyone else to use, share and improve
  26    what you give them.   Help stamp out software-hoarding!
  27 -------------------------------------------------------------------------*/
  28
  29 #ifndef AT892051_H
  30 #define AT892051_H
  31
  32 /* BYTE addressable registers */
  33 sfr at 0x81 SP          ;
  34 sfr at 0x82 DPL         ;
  35 sfr at 0x83 DPH         ;
  36 sfr at 0x87 PCON        ;
  37 sfr at 0x88 TCON        ;
  38 sfr at 0x89 TMOD        ;
  39 sfr at 0x8A TL0         ;
  40 sfr at 0x8B TL1         ;
  41 sfr at 0x8C TH0         ;
  42 sfr at 0x8D TH1         ;
  43 sfr at 0x90 P1          ;
  44 sfr at 0x98 SCON        ;
  45 sfr at 0x99 SBUF        ;
  46 sfr at 0xA8 IE          ;
  47 sfr at 0xB0 P3          ;
  48 sfr at 0xB8 IP          ;
  49 sfr at 0xD0 PSW         ;
  50 sfr at 0xE0 ACC         ;
  51 sfr at 0xE0 A           ;
  52 sfr at 0xF0 B           ;
  53
  54
  55 /* BIT addressable registers */
  56 /* TCON */
  57 sbit at 0x88 IT0        ;
  58 sbit at 0x89 IE0        ;
  59 sbit at 0x8A IT1        ;
  60 sbit at 0x8B IE1        ;
  61 sbit at 0x8C TR0        ;
  62 sbit at 0x8D TF0        ;
  63 sbit at 0x8E TR1        ;
  64 sbit at 0x8F TF1        ;
  65
  66 /* P1 */
  67 sbit at 0x90 P1_0       ;
  68 sbit at 0x91 P1_1       ;
  69 sbit at 0x92 P1_2       ;
  70 sbit at 0x93 P1_3       ;
  71 sbit at 0x94 P1_4       ;
  72 sbit at 0x95 P1_5       ;
  73 sbit at 0x96 P1_6       ;
  74 sbit at 0x97 P1_7       ;
  75
  76 sbit at 0x90 AIN0       ;
  77 sbit at 0x91 AIN1       ;
  78
  79 /* SCON */
  80 sbit at 0x98 RI         ;
  81 sbit at 0x99 TI         ;
  82 sbit at 0x9A RB8        ;
  83 sbit at 0x9B TB8        ;
  84 sbit at 0x9C REN        ;
  85 sbit at 0x9D SM2        ;
  86 sbit at 0x9E SM1        ;
  87 sbit at 0x9F SM0        ;
  88
  89 /* IE */
  90 sbit at 0xA8 EX0        ;
  91 sbit at 0xA9 ET0        ;
  92 sbit at 0xAA EX1        ;
  93 sbit at 0xAB ET1        ;
  94 sbit at 0xAC ES         ;
  95 sbit at 0xAD ET2        ;
  96 sbit at 0xAF EA         ;
  97
  98 /* P3 */
  99 sbit at 0xB0 P3_0       ;
 100 sbit at 0xB1 P3_1       ;
 101 sbit at 0xB2 P3_2       ;
 102 sbit at 0xB3 P3_3       ;
 103 sbit at 0xB4 P3_4       ;
 104 sbit at 0xB5 P3_5       ;
 105 sbit at 0xB7 P3_7       ;
 106
 107 sbit at 0xB0 RXD        ;
 108 sbit at 0xB1 TXD        ;
 109 sbit at 0xB2 INT0       ;
 110 sbit at 0xB3 INT1       ;
 111 sbit at 0xB4 T0         ;
 112 sbit at 0xB5 T1         ;
 113 sbit at 0xB6 AOUT       ;
 114
 115 /* IP */
 116 sbit at 0xB8 PX0        ;
 117 sbit at 0xB9 PT0        ;
 118 sbit at 0xBA PX1        ;
 119 sbit at 0xBB PT1        ;
 120 sbit at 0xBC PS         ;
 121
 122 /* PSW */
 123 sbit at 0xD0 P          ;
 124 sbit at 0xD1 FL         ;
 125 sbit at 0xD2 OV         ;
 126 sbit at 0xD3 RS0        ;
 127 sbit at 0xD4 RS1        ;
 128 sbit at 0xD5 F0         ;
 129 sbit at 0xD6 AC         ;
 130 sbit at 0xD7 CY         ;
 131
 132
 133 /* BIT definitions for bits that are not directly accessible */
 134 /* PCON bits */
 135 #define IDL             0x01
 136 #define STOP            0x02
 137 #define EWT             0x04
 138 #define EPFW            0x08
 139 #define WTR             0x10
 140 #define PFW             0x20
 141 #define POR             0x40
 142 #define SMOD            0x80
 143
 144 #define IDL_            0x01
 145 #define STOP_           0x02
 146 #define EWT_            0x04
 147 #define EPFW_           0x08
 148 #define WTR_            0x10
 149 #define PFW_            0x20
 150 #define POR_            0x40
 151 #define SMOD_           0x80
 152
 153 /* TMOD bits */
 154 #define M0_0            0x01
 155 #define M1_0            0x02
 156 #define C_T0            0x04
 157 #define GATE0           0x08
 158 #define M0_1            0x10
 159 #define M1_1            0x20
 160 #define C_T1            0x40
 161 #define GATE1           0x80
 162
 163 #define M0_0_           0x01
 164 #define M1_0_           0x02
 165 #define C_T0_           0x04
 166 #define GATE0_          0x08
 167 #define M0_1_           0x10
 168 #define M1_1_           0x20
 169 #define C_T1_           0x40
 170 #define GATE1_          0x80
 171
 172 #define T0_M0           0x01
 173 #define T0_M1           0x02
 174 #define T0_CT           0x04
 175 #define T0_GATE         0x08
 176 #define T1_M0           0x10
 177 #define T1_M1           0x20
 178 #define T1_CT           0x40
 179 #define T1_GATE         0x80
 180
 181 #define T0_M0_          0x01
 182 #define T0_M1_          0x02
 183 #define T0_CT_          0x04
 184 #define T0_GATE_        0x08
 185 #define T1_M0_          0x10
 186 #define T1_M1_          0x20
 187 #define T1_CT_          0x40
 188 #define T1_GATE_        0x80
 189
 190 #define T0_MASK         0x0F
 191 #define T1_MASK         0xF0
 192
 193 #define T0_MASK_        0x0F
 194 #define T1_MASK_        0xF0
 195
 196
 197 /* Interrupt numbers: address = (number * 8) + 3 */
 198 #define IE0_VECTOR      0       /* 0x03 external interrupt 0 */
 199 #define TF0_VECTOR      1       /* 0x0b timer 0 */
 200 #define IE1_VECTOR      2       /* 0x13 external interrupt 1 */
 201 #define TF1_VECTOR      3       /* 0x1b timer 1 */
 202 #define SI0_VECTOR      4       /* 0x23 serial port 0 */
 203
 204 #endif
 205
 206