git.gag.com Git - fw/sdcc/blob - device/include/at89c55.h

   1
   2 /*-------------------------------------------------------------------------
   3   Register Declarations for ATMEL 89x55 Processors
   4
   5    Written By - Bernd Bartmann
   6     Bernd.Bartmann@picard.isdn.cs.tu-berlin.de (1999)
   7     based on reg51.h by Sandeep Dutta sandeep.dutta@usa.net
   8     KEIL C compatible definitions are included
   9
  10    This program is free software; you can redistribute it and/or modify it
  11    under the terms of the GNU General Public License as published by the
  12    Free Software Foundation; either version 2, or (at your option) any
  13    later version.
  14
  15    This program is distributed in the hope that it will be useful,
  16    but WITHOUT ANY WARRANTY; without even the implied warranty of
  17    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  19
  20    You should have received a copy of the GNU General Public License
  21    along with this program; if not, write to the Free Software
  22    Foundation, 59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  23
  24    In other words, you are welcome to use, share and improve this program.
  25    You are forbidden to forbid anyone else to use, share and improve
  26    what you give them.   Help stamp out software-hoarding!
  27 -------------------------------------------------------------------------*/
  28
  29 #ifndef AT89x55_H
  30 #define AT89x55_H
  31
  32 /* BYTE addressable registers */
  33 sfr at 0x80 P0          ;
  34 sfr at 0x81 SP          ;
  35 sfr at 0x82 DPL         ;
  36 sfr at 0x83 DPH         ;
  37 sfr at 0x87 PCON        ;
  38 sfr at 0x88 TCON        ;
  39 sfr at 0x89 TMOD        ;
  40 sfr at 0x8A TL0         ;
  41 sfr at 0x8B TL1         ;
  42 sfr at 0x8C TH0         ;
  43 sfr at 0x8D TH1         ;
  44 sfr at 0x90 P1          ;
  45 sfr at 0x98 SCON        ;
  46 sfr at 0x99 SBUF        ;
  47 sfr at 0xA0 P2          ;
  48 sfr at 0xA8 IE          ;
  49 sfr at 0xB0 P3          ;
  50 sfr at 0xB8 IP          ;
  51 sfr at 0xC8 T2CON       ;
  52 sfr at 0xC9 T2MOD       ;
  53 sfr at 0xCA RCAP2L      ;
  54 sfr at 0xCB RCAP2H      ;
  55 sfr at 0xCC TL2         ;
  56 sfr at 0xCD TH2         ;
  57 sfr at 0xD0 PSW         ;
  58 sfr at 0xE0 ACC         ;
  59 sfr at 0xE0 A           ;
  60 sfr at 0xF0 B           ;
  61
  62
  63 /* BIT addressable registers */
  64 /* P0 */
  65 sbit at 0x80 P0_0       ;
  66 sbit at 0x81 P0_1       ;
  67 sbit at 0x82 P0_2       ;
  68 sbit at 0x83 P0_3       ;
  69 sbit at 0x84 P0_4       ;
  70 sbit at 0x85 P0_5       ;
  71 sbit at 0x86 P0_6       ;
  72 sbit at 0x87 P0_7       ;
  73
  74 /* TCON */
  75 sbit at 0x88 IT0        ;
  76 sbit at 0x89 IE0        ;
  77 sbit at 0x8A IT1        ;
  78 sbit at 0x8B IE1        ;
  79 sbit at 0x8C TR0        ;
  80 sbit at 0x8D TF0        ;
  81 sbit at 0x8E TR1        ;
  82 sbit at 0x8F TF1        ;
  83
  84 /* P1 */
  85 sbit at 0x90 P1_0       ;
  86 sbit at 0x91 P1_1       ;
  87 sbit at 0x92 P1_2       ;
  88 sbit at 0x93 P1_3       ;
  89 sbit at 0x94 P1_4       ;
  90 sbit at 0x95 P1_5       ;
  91 sbit at 0x96 P1_6       ;
  92 sbit at 0x97 P1_7       ;
  93
  94 sbit at 0x90 T2         ;
  95 sbit at 0x91 T2EX       ;
  96
  97 /* SCON */
  98 sbit at 0x98 RI         ;
  99 sbit at 0x99 TI         ;
 100 sbit at 0x9A RB8        ;
 101 sbit at 0x9B TB8        ;
 102 sbit at 0x9C REN        ;
 103 sbit at 0x9D SM2        ;
 104 sbit at 0x9E SM1        ;
 105 sbit at 0x9F SM0        ;
 106
 107 /* P2 */
 108 sbit at 0xA0 P2_0       ;
 109 sbit at 0xA1 P2_1       ;
 110 sbit at 0xA2 P2_2       ;
 111 sbit at 0xA3 P2_3       ;
 112 sbit at 0xA4 P2_4       ;
 113 sbit at 0xA5 P2_5       ;
 114 sbit at 0xA6 P2_6       ;
 115 sbit at 0xA7 P2_7       ;
 116
 117 /* IE */
 118 sbit at 0xA8 EX0        ;
 119 sbit at 0xA9 ET0        ;
 120 sbit at 0xAA EX1        ;
 121 sbit at 0xAB ET1        ;
 122 sbit at 0xAC ES         ;
 123 sbit at 0xAD ET2        ;
 124 sbit at 0xAF EA         ;
 125
 126 /* P3 */
 127 sbit at 0xB0 P3_0       ;
 128 sbit at 0xB1 P3_1       ;
 129 sbit at 0xB2 P3_2       ;
 130 sbit at 0xB3 P3_3       ;
 131 sbit at 0xB4 P3_4       ;
 132 sbit at 0xB5 P3_5       ;
 133 sbit at 0xB6 P3_6       ;
 134 sbit at 0xB7 P3_7       ;
 135
 136 sbit at 0xB0 RXD        ;
 137 sbit at 0xB1 TXD        ;
 138 sbit at 0xB2 INT0       ;
 139 sbit at 0xB3 INT1       ;
 140 sbit at 0xB4 T0         ;
 141 sbit at 0xB5 T1         ;
 142 sbit at 0xB6 WR         ;
 143 sbit at 0xB7 RD         ;
 144
 145 /* IP */
 146 sbit at 0xB8 PX0        ;
 147 sbit at 0xB9 PT0        ;
 148 sbit at 0xBA PX1        ;
 149 sbit at 0xBB PT1        ;
 150 sbit at 0xBC PS         ;
 151 sbit at 0xBD PT2        ;
 152
 153 /* T2CON */
 154 sbit at 0xC8 T2CON_0    ;
 155 sbit at 0xC9 T2CON_1    ;
 156 sbit at 0xCA T2CON_2    ;
 157 sbit at 0xCB T2CON_3    ;
 158 sbit at 0xCC T2CON_4    ;
 159 sbit at 0xCD T2CON_5    ;
 160 sbit at 0xCE T2CON_6    ;
 161 sbit at 0xCF T2CON_7    ;
 162
 163 sbit at 0xC8 CP_RL2     ;
 164 sbit at 0xC9 C_T2       ;
 165 sbit at 0xCA TR2        ;
 166 sbit at 0xCB EXEN2      ;
 167 sbit at 0xCC TCLK       ;
 168 sbit at 0xCD RCLK       ;
 169 sbit at 0xCE EXF2       ;
 170 sbit at 0xCF TF2        ;
 171
 172 /* PSW */
 173 sbit at 0xD0 P          ;
 174 sbit at 0xD1 FL         ;
 175 sbit at 0xD2 OV         ;
 176 sbit at 0xD3 RS0        ;
 177 sbit at 0xD4 RS1        ;
 178 sbit at 0xD5 F0         ;
 179 sbit at 0xD6 AC         ;
 180 sbit at 0xD7 CY         ;
 181
 182
 183 /* BIT definitions for bits that are not directly accessible */
 184 /* PCON bits */
 185 #define IDL             0x01
 186 #define PD              0x02
 187 #define GF0             0x04
 188 #define GF1             0x08
 189 #define SMOD            0x80
 190
 191 #define IDL_            0x01
 192 #define PD_             0x02
 193 #define GF0_            0x04
 194 #define GF1_            0x08
 195 #define SMOD_           0x80
 196
 197 /* TMOD bits */
 198 #define M0_0            0x01
 199 #define M1_0            0x02
 200 #define C_T0            0x04
 201 #define GATE0           0x08
 202 #define M0_1            0x10
 203 #define M1_1            0x20
 204 #define C_T1            0x40
 205 #define GATE1           0x80
 206
 207 #define M0_0_           0x01
 208 #define M1_0_           0x02
 209 #define C_T0_           0x04
 210 #define GATE0_          0x08
 211 #define M0_1_           0x10
 212 #define M1_1_           0x20
 213 #define C_T1_           0x40
 214 #define GATE1_          0x80
 215
 216 #define T0_M0           0x01
 217 #define T0_M1           0x02
 218 #define T0_CT           0x04
 219 #define T0_GATE         0x08
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 222 #define T1_CT           0x40
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 224
 225 #define T0_M0_          0x01
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 229 #define T1_M0_          0x10
 230 #define T1_M1_          0x20
 231 #define T1_CT_          0x40
 232 #define T1_GATE_        0x80
 233
 234 #define T0_MASK         0x0F
 235 #define T1_MASK         0xF0
 236
 237 #define T0_MASK_        0x0F
 238 #define T1_MASK_        0xF0
 239
 240 /* T2MOD bits */
 241 #define DCEN            0x01
 242 #define T2OE            0x02
 243
 244 #define DCEN_           0x01
 245 #define T2OE_           0x02
 246
 247
 248 /* Interrupt numbers: address = (number * 8) + 3 */
 249 #define IE0_VECTOR      0       /* 0x03 external interrupt 0 */
 250 #define TF0_VECTOR      1       /* 0x0b timer 0 */
 251 #define IE1_VECTOR      2       /* 0x13 external interrupt 1 */
 252 #define TF1_VECTOR      3       /* 0x1b timer 1 */
 253 #define SI0_VECTOR      4       /* 0x23 serial port 0 */
 254 #define TF2_VECTOR      5       /* 0x2B timer 2 */
 255 #define EX2_VECTOR      5       /* 0x2B external interrupt 2 */
 256
 257 #endif
 258
 259