git.gag.com Git - hw/altusmetrum/blob - datasheets/ti/cc1310/swrc330/docs/reports/waived_drc_rep.rpt

   1 Waived DRC Error Report\r
   2 C:/svn_work/cc13xx/CC13xx_EM_Design/7x7/CC13xxEM-7XD-4251/Cadence/Allegro/CC13xxEM-7XD-4251.brd\r
   3 Mon Jul 04 14:13:15 2016\r
   4 \r
   5 DRC Error Count Summary\r
   6 DRC Error Type,DRC Error Count\r
   7 Package to Package,1\r
   8 Etch to Pad,1\r
   9 Etch to Etch,1\r
  10 Total DRC Errors,3\r
  11 \r
  12 Detailed DRC Errors\r
  13 Constraint Name,DRC Marker Location,Required Value,Actual Value,Constraint Source,Constraint Source Type,Element 1,Element 2,Comment\r
  14 Package to Package Spacing,(131.323 120.950),0 MM,0.6 MM,NONE,DESIGN,"Shape "C16, Package Geometry/Place_Bound_Top"","Shape "C15, Package Geometry/Place_Bound_Top"",SMA-Antenna selctor capacitor\r
  15 Shape to SMD Pin Spacing,(104.680 128.195),0.15 MM,0 MM,DEFAULT,NET SPACING CONSTRAINTS,"Shape "Dummy Net, Etch/Top"",Pin "A1.1 (N485535)",PCB antenna\r
  16 Line to Shape Spacing,(105.180 127.695),0.15 MM,0 MM,DEFAULT,NET SPACING CONSTRAINTS,"Shape "Dummy Net, Etch/Top"","Vertical Line Segment "N485535, Etch/Top"",PCB antenna\r
  17 \r